具有源板放电电路的存储器的制作方法

1.本公开涉及存储器系统、装置和相关联方法。确切地说，本公开涉及具有源板放电电路的存储器装置。

背景技术：

2.存储器装置广泛用于存储关于例如计算机、无线通信装置、相机、数字显示器等各种电子装置的信息。常常提供存储器装置作为计算机或其它电子装置中的内部、半导体集成电路和/或外部可移除装置。存在许多不同类型的存储器，包含易失性和非易失性存储器。包含静态随机存取存储器(sram)、动态随机存取存储器(dram)和同步动态随机存取存储器(sdram)等的易失性存储器可能需要外加电源来维持其数据。相比之下，非易失性存储器即使在未外部供电时也可保持其所存储数据。非易失性存储器可用于各种技术中，包含快闪存储器(例如，nand和nor)相变存储器(pcm)、铁电随机存取存储器(feram)、电阻性随机存取存储器(rram)和磁性随机存取存储器(mram)等。改进存储器装置通常可包含增加存储器单元密度、提高读取/写入速度或以其它方式减小操作延迟、增大可靠性、增加数据保持、减少功率消耗或降低制造成本，以及其它度量。

技术实现要素：

3.在一个方面中，本公开提供一种存储器装置，所述存储器装置包括：多个存储器单元；源板，其电耦合到所述多个存储器单元；以及放电电路，其包含电耦合到所述源板的双极结晶体管装置，其中所述双极结晶体管被配置成通过经由所述双极结晶体管装置释放电流来降低所述源板处的电压。
4.在另一方面中，本公开提供一种方法，所述方法包括使用放电电路降低存储器装置的源板处的电压，所述放电电路具有电耦合到所述源板的双极结晶体管。
5.在又一方面中，本公开提供一种电路，所述电路包括：双极结晶体管装置，其可操作地连接到存储器装置的源板，其中所述双极结晶体管装置被配置成释放电流以降低所述源板处的电压。
附图说明
6.根据下文给出的详细描述和本公开的各个实施例的附图，将更充分地理解本公开。然而，图式不应视为将本公开限于特定实施例，而是仅用于阐释和理解。
7.图1a是具有根据本发明技术的各种实施例配置的存储器装置的系统的部分示意框图。
8.图1b是根据本发明技术的各种实施例配置的存储器阵列中的存储器平面的部分示意图。
9.图2a是根据本发明技术的各种实施例配置的放电电路的部分示意电路图。
10.图2b是根据本发明技术的各种实施例配置的双极结晶体管的部分示意横截面图。
11.图2c是根据本发明技术的各种实施例配置的低电压开关的部分示意电路图。
12.图3a是根据本发明技术的各种实施例的放电控制信号的时序图。
13.图3b是示出根据本发明技术的各种实施例的源板处的电压随时间的线图。
14.图4a是根据本发明技术的各种实施例配置的另一放电电路的部分示意电路图。
15.图4b是根据本发明技术的各种实施例配置的高电压开关的部分示意电路图。
16.图5是示出根据本发明技术的各种实施例的放电例程的流程图。
17.图6是包含根据本发明技术的各种实施例配置的存储器装置的系统的示意图。
具体实施方式
18.如下文更详细地论述，本文中所公开的技术涉及存储器系统和装置(及相关联方法)，其具有用于快速降低例如用于擦除存储器单元的源板处的电压的电路。举例来说，本发明技术涉及放电电路，其采用双极结晶体管(例如，在雪崩模式中操作)来释放大量电流且降低源板处的电压。然而，所属领域的技术人员将理解，所述技术可具有额外实施例，且所述技术可在没有下文参考图1-6所描述的实施例的若干细节的情况下实践。
19.在下文说明的实施例中，主要在并入有基于三维(3d)nand的存储介质(例如，3dnand快闪)的装置的上下文中描述存储器装置。然而，根据本发明技术的其它实施例配置的存储器装置可包含其它类型的存储器装置(例如，nand、相变存储器、铁电等)和/或可包含非基于nand(例如，基于nor)或仅部分地基于nand的主存储器。此外，根据本发明技术的另外其它实施例配置的存储器装置可包含易失性存储器，例如dram和/或sram存储器。
20.此外，下文主要在(a)作为擦除存储器装置的存储器单元的操作的部分，或(b)响应于擦除操作的中断降低源板处的电压的上下文中描述本发明技术的放电电路。然而，本发明技术的放电电路可以在其它上下文中使用。举例来说，本发明技术的放电电路可用于在存储器装置的读取或写入操作期间或之后降低源板处的电压(或中断存储器装置的读取或写入操作)。作为另一实例，本发明技术的放电电路可用于降低存储器系统或装置的除源板外的其它组件处(例如，其它电容器处)的电压。作为又一实例，本发明技术的放电电路可用于使除存储器装置外的其它电子系统和装置中的电组件放电，包含可或可不采用存储器装置的配电系统或其它电子器件。此些其它上下文和应用在本公开的范围内。
21.a.概述
22.在例如采用3d nand存储器阵列的许多存储器装置中，存储器单元布置于存储器区(例如，页、块、平面等)中。在每一存储器区中，存储器单元可位于字线与位线的相交点处。存储器区的字线可电耦合到被称为源板的共同电接触件。源板的尺寸相对较大，且因此具有相比于存储器装置的其它组件相对较大的电容。
23.源板常用于管理(例如，读取、写入、擦除等)相应存储器阵列的存储器单元。举例来说，在存储器区的擦除操作期间，存储器区的所有存储器单元编程到相同逻辑状态。确切地说，存储器装置使对应于存储器区的源板斜变到高电压以将与源板相交的存储器区的字线拉到高电压，从而使存储器装置能够擦除相应的存储器单元。存储器装置可接着将源板处的电压降低回到接地或到另一低电压，以执行测试读取，来确定多少存储器区已被成功地擦除。存储器装置可按需要重复此程序(例如，使源板斜变到高电压以将相交的字线拉到高电压，将源板处的电压降低回到接地或到另一低电压，以及执行测试读取)，直至例如存
储器区的每一存储器单元已被成功地擦除。
24.在源板已激励到高电压之后，许多存储器装置采用一系列二极管配置高电压(hv)n沟道mosfet(nmos)装置来将源板处的电压降低回到接地或到另一低电压。一系列二极管配置hv nmos装置的使用确保源板处的电压以稳定且受控的方式降低。然而，所述系列的二极管配置hv nmos装置消耗存储器装置上的大量空间，且以此方式将源板放电是一个相对缓慢的过程(例如，大约数百微秒)。
25.在某些情形下，存储器装置可能需要将源板处的电压从较高电压快速降低到接地或另一低电压。举例来说，在存储器装置正经历电压不足或其它功率问题的情况下，存储器装置可能需要中断擦除操作。作为另一实例，存储器装置可能需要中断擦除操作以执行一或多个其它(例如，更紧急、重要、时间敏感等)操作。
26.快速降低源板处的电压的一个选项是使用电耦合到源板的单个hv nmos装置。然而，hv nmos装置常常在跨其释放太多电流时遭受突返。这些装置还可能自毁和/或将电荷注入到相邻(受害)线上。继而，当归因于大量电流而在hv nmos装置处发生问题时，相邻装置常常经历突返、闭锁或其它损坏。镇流电阻器可用于使经过hv nmos装置的放电电流稳定，且防止许多上述负面效应，但镇流电阻器消耗存储器装置上的大量区域。因此，在缺少镇流电阻器的情况下，当源板处的电压相对低(例如，10v或更小)时，最安全地使用单个hv nmos装置。
27.为了解决上述问题，本发明技术大体针对采用高电压双极结晶体管(bjt)装置来降低相应源板处的电压的电路。在一些实施例中，bjt装置可在雪崩模式中操作，所述雪崩模式使大量电流能够通过装置，(a)而无需使用镇流电阻器，和/或(b)而无前述突返、电流注入、自毁，或hv nmos装置的其它问题。雪崩操作模式还使电路能够比许多存储器装置中使用的一系列二极管配置hv nmos装置更快速地(例如，约几十微秒)降低相应源板处的电压。这使存储器装置能够(a)更快速地执行擦除和/或其它操作，(b)在执行擦除和/或其它操作之后更快速地转变到执行另一操作(例如，立即)，和/或(c)更快速地响应于操作中断或中止命令、电压不足或其它功率问题，和/或其它时间敏感条件。此外，bjt装置相比于所述系列的hv nmos装置和镇流电阻器相对较小，且因此消耗存储器装置上的相对少量的空间。如下文更详细地论述，可用低电压和/或高电压开关控制bjt装置。
28.在这些和其它实施例中，bjt装置可用于将源板上的电压降低到可由hv nmos装置安全地应对的电压值。因此，在这些实施例中，可首先使用bjt装置将源板处的电压降低到电压阈值以下。接着可使用hv nmos装置将源板处的剩余电压降低到接地或另一电压值。
29.b.具有源板放电电路的存储器系统和装置及相关方法的选定实施例
30.图1是具有根据本发明技术的实施例配置的存储器装置100的系统101的框图。存储器装置100的实例是存储系统，例如固态驱动器(ssd)。在一些实施例中，存储器装置100是混合式存储器/存储装置子系统。
31.如所展示，存储器装置100包含主存储器102(例如，存储器阵列)和控制器106(例如，处理装置)，所述控制器可操作地将主存储器102耦合到主机装置108(例如，上游中央处理器(cpu))。控制器106可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(fpga)、专用集成电路(asic)等)或另一合适的处理器。控制器106可包含被配置成执行存储于存储器中的指令的处理器110。处理器110可以是处理装置。在所示出的实例中，控制器
106包含嵌入式存储器132，其被配置成执行用于控制存储器装置100的操作(包含管理主存储器102并且处置存储器装置100和主机装置108之间的通信)的各种过程、逻辑流和例程。在一些实施例中，嵌入式存储器132可包含存储例如存储器指针、所提取数据等的存储器寄存器。嵌入式存储器132还可包含用于存储微码的只读存储器(rom)。在操作中，控制器106可例如通过从存储器单元122的组(例如，存储器页、存储器页的条带、存储器块128等)读取和/或向其写入来直接读取、写入、或以其它方式编程(例如，擦除)主存储器102的各个存储器区。
32.控制器106经由系统总线115与主机装置108通信。在一些实施例中，主机装置108和控制器106可经由串行接口通信，所述串行接口例如串行附接scsi(sas)、串行at附件(sata)接口、外围组件互连高速(pcie)或其它合适的接口(例如，并行接口)。主机装置108可将各种请求(呈例如包或包流的形式)发送到控制器106。请求可包含写入、擦除、传回信息和/或执行特定操作(例如，trim操作)的命令。在一些实施例中，主机装置108可发送各种供应商特定(vs)命令以执行一或多个受限的操作(例如，访问主存储器102的受限区、进入调试模式、重置受限数据等)。
33.主存储器102可包含多个存储器区或存储器单位120，所述存储器单位包含多个存储器单元122。存储器单位120可以是个别存储器裸片、单个存储器裸片中的存储器平面、与穿硅通孔(tsv)竖直地连接的存储器裸片的堆叠等等。在一个实施例中，存储器单位120中的每一个可由半导体裸片形成，且与其它存储器单位裸片一起布置在单个装置封装(未图示)中。在其它实施例中，存储器单位120中的一或多个可协同定位在单个裸片上和/或跨多个装置封装分布。存储器单元122可包含例如nand快闪和/或被配置成持久地或半持久地存储数据的其它合适的存储元件(例如，nor快闪、只读存储器(rom)、电可擦除可编程rom eeprom、可擦除可编程rom(eprom)、铁电、磁阻、相变存储器等)。在一个实例中，存储器单元122布置于存储器页中，所述存储器页布置于存储器块128中。继续此实例，存储器块128可布置于存储器平面中，且存储器平面可布置于存储器裸片中。作为一特定实例，存储器单元122可包含布置于3d nand拓扑、配置或架构中的nand快闪存储元件。主存储器102和/或个别存储器单位120还可包含其它电路组件(未图示)(例如，存储器子系统)，例如多路复用器、解码器、缓冲器、读取/写入驱动器、地址寄存器、数据输出/数据输入寄存器等，用于存取和/或编程(例如，写入)存储器单元122和其它功能性，例如用于处理信息和/或经由装置总线117与控制器106通信。
34.图1b是主存储器102的存储器单位120(例如，存储器平面)的部分示意简化图。如所展示，存储器单位120包含多个字线134、多个位线137和源板130。存储器单位120可包含其它众所周知的组件和电连接。然而，这些其它组件和电连接在图1b中未示出，以免不必要地使本发明技术的方面模糊不清。
35.图1b中的所述多个字线134被布置成使得其与所述多个位线137相交(例如，使得其电耦合到所述多个位线)。存储器单元122定位于这些相交点处或附近。此外，存储器单位120的字线134与源板130相交(例如，电耦合到所述源板)。源板130充当存储器单位120的字线134的共同电接触件，且因此尺寸相对较大。如此，相比于存储器装置100的其它组件，源板130具有相对较大的电容。
36.如上文所论述，源板130常用于管理或存取(例如，读取、写入、擦除等)存储器单位
120的存储器单元122。举例来说，在存储器单位120的存储器区(例如，存储器块128)的擦除操作期间，存储器区的存储器单元122可各自被编程到相同逻辑状态。举例来说，存储器装置100可使源板130斜变到高电压以将对应于存储器区且与源板130相交的字线134拉到所述高电压，借此使存储器装置100能够擦除存储器区的存储器单元122。存储器装置100可接着将源板130处的电压降低到接地或另一低电压，以例如执行测试读取来确定多少存储器区已被成功地擦除。存储器装置100可按需要重复此程序(例如，使源板130斜变到高电压以将相交的字线134拉到高电压，将源板130处的电压降低回到接地或到另一低电压，以及执行测试读取)，直至例如存储器区的每一存储器单元122已被成功地擦除。
37.每当源板130斜变到高电压时，源板130处的电压常常必须在存储器装置100可执行各种其它操作(例如，读取、写入和/或其它操作)之前降低回到接地或到另一较低电压。此外，在某些情形下，存储器装置100可能需要将源板130处的电压快速降低到接地或另一低电压。举例来说，在存储器装置100正经历电压不足或其它功率问题的情况下，存储器装置100可能需要中断擦除操作。作为另一实例，存储器装置100可能需要中断擦除操作以执行一或多个其它(例如，更紧急、重要、时间敏感等)操作。因此，本发明技术的存储器装置100包含放电电路，其电耦合到源板130以便于快速降低源板130处的电压。
38.图2a是根据本发明技术的各种实施例配置的放电电路240的部分示意电路图。如所展示，电路240包含双极结晶体管(bjt)装置241，其具有电耦合到源板230(例如，图1b的源板130)的集极端子，和电耦合到接地的发射极端子。如下文更详细地论述，bjt装置241可使用低电压开关242操作以将源板230处的电压v
src
降低到接地或到另一低电压。低电压开关242可电耦合到bjt装置241的基极端子。在一些实施例中，电路240可另外包含与bjt装置241并联电耦合到源板230的hv nmos装置243。如下文更详细地论述，hv nmos装置243可(a)被馈送控制信号(例如，标准或默认放电电压信号v
sd
)，和(b)用于将源板230处的电压v
src
降低到接地或另一低电压(例如，当电压v
src
在第一阈值以下时和/或在bjt装置241将电压v
src
下降到第二阈值以下之后)。
39.尽管图2a中未图示，但在一些实施例中，电路240可包含一或多个其它组件。举例来说，电路240可包含一或多个电阻器，其电学上定位在(a)源板230和bjt装置241的集极端子之间，(b)低电压开关242和bjt装置241的基极端子之间，(c)接地和bjt装置241的发射极端子之间，(d)源板230和hv nmos装置243之间，和/或(e)电路240内的其它位置处。在这些和其它实施例中，电路240可包含一个以上bjt装置241和/或一个以上hv nmos装置243(例如，并联电耦合到源板230、低电压开关242和/或标准放电电压信号v
sd
)。另外或替代地，在一些实施例中，电路240可省略hv nmos装置243。
40.图2b是图2a的bjt装置241的部分示意横截面图。如所展示，bjt装置241是具有深n阱三阱配置的npn晶体管。更确切地说，图2b的bjt装置241包含形成于p衬底251中的深n阱区252、隔离p阱区254和n阱区253。在一些实施例中，隔离p阱区254包含低或轻掺杂。在这些和其它实施例中，bjt装置241可包含三阱内部的很少掺杂乃至无掺杂。bjt装置241的隔离p阱区254的低掺杂和/或三阱内部的很少掺杂乃至无掺杂可使bjt装置241能够维持bjt装置241的集极端子处的高电压(例如，≥20v，比如≥30v)，而不会击穿到充当bjt装置241的基极端子的电极或电接触件的bjt装置241的p
+
区259。
41.bjt装置241进一步包含形成于n阱区253上且在p衬底251外部的环形n-区257a。这
可使bjt装置241能够维持bjt装置241的集极端子处的高电压(例如，≥20v，比如≥30v)，而不会击穿到p衬底251。n
+
区258a形成于环形n-区257a中。n
+
区258a充当bjt装置241的集极端子的电极或电接触件。
42.此外，bjt装置241包含形成于p衬底251中的高电压p阱区255。n-区257b形成在高电压p阱区255上方，且n
+
区258b形成于n-区257b中。n
+
区258b充当bjt装置241的发射极端子的电极或电接触件。
43.bjt装置241的p
+
区259也形成于高电压p阱区255上方。如上文所论述，p
+
区259充当bjt装置241的基极端子的电极。在一些实施例中，此p
+
区259的占用面积可相对较小(例如，≤1μm x 1μm)，这可减小bjt装置241的总占用面积且可使bjt装置241能够维持高集极-基极击穿电压。另外或替代地，bjt装置241的基极端子和发射极端子之间的间隔可相对较小(例如，170-200nm)，因为bjt装置241需要相对低的电压(例如，≤3v)来按既定操作。这可进一步促使减小bjt装置241的总占用面积。
44.如上文所论述，bjt装置241的总占用面积可相对较小。举例来说，bjt装置241的总占用面积可小于或等于10μm x 10μm，例如小于或等于(a)5μm x 5μm或(b)2.5μmx 2.5μm。在一些实施例中，bjt装置241的小尺寸促成于相对大的击穿电压。bjt装置241的较小的总占用面积还可促成电路240(图2a)的较小的总占用面积，尤其是与许多存储器装置中的用于降低源板处的电压的一系列二极管配置hv nmos装置相比。
45.如下文更详细地论述，bjt装置241可用于释放大量电流以快速降低源板230(图2a)处的电压v
src
(图2a)。因此，bjt装置241的集极、基极和/或发射极端子可(a)由接地形成，和/或(b)使用金属或具有可耐受或承受高电流密度的电迁移性质的其它导体电耦合到接地、彼此电耦合，和/或电耦合到电路240(图2a)的其它组件。
46.尽管相对于图2a和2c示出且在上文论述深n阱、三阱、npn bjt装置241，但在其它实施例中，不同的bjt装置241可以在电路240(图2a)中使用。举例来说，在一些实施例中，电路240可包含pnp bjt装置。另外或替代地，电路240可采用具有除深n阱或三阱以外的配置的bjt装置。在一些实施例中，可省略图2b中所示出的bjt装置241的区中的一或多个。在这些和其它实施例中，区中的一或多个相对于彼此的布置可不同于图2b中所展示，和/或bjt装置241可包含除图2b中展示的额外的区。
47.图2c是可以在图2a的电路240中使用以控制bjt装置241的低电压开关242的一个实例的部分示意电路图。如所展示，低电压开关242是反相器，其具有彼此电耦合在共同集极电压v
cc
和接地之间的pmos装置261和nmos装置262。pmos装置261和nmos装置262的栅极可各自被馈送控制信号，例如快速放电电压信号v
fd
。在操作中，开关242的输出电压v
so
(a)在快速放电电压信号v
fd
为低时拉到共同集极电压v
cc
，且(b)在快速放电电压信号v
fd
为高时拉到接地。
48.图2c的低电压开关242为简单电路，且因此至少部分归因于主要由仅两个晶体管形成而具有相对较小的总占用面积。此可促成图2a的电路240的相对较小的总占用面积。在一些实施例中，电路240的bjt装置241(图2a和2b)可需要少量电流来激活bjt装置241和/或触发雪崩操作模式。在这些实施例中，pmos装置261和nmos装置262的信道可较窄，和/或pmos装置261和nmos装置262可集成在同一装置上。这可进一步减小低电压开关242的尺寸。尽管低电压开关242在图2c中展示为简单的反相器，但在本发明技术的其它实施例中，其它
低电压开关电路242可用于控制bjt装置241。
49.图3a是根据本发明技术的各种实施例的快速放电电压/控制信号v
fd
(图2a和2c)和标准放电电压/控制信号v
sd
(图2a)的时序图370。图3a还示出(a)随着快速放电电压信号v
fd
在状态之间双态切换造成的对开关输出电压v
so
(对应于图2a的bjt装置241的基极端子处的电压vb)的改变，以及(b)因为电路240(图2a)中的bjt装置241的发射极端子接地而保持在接地电压处的bjt装置241的发射极端子处的电压ve。此外，图3b是示出电压随时间曲线376的线图375。线图375对应于图3a的时序图370。确切地说，曲线376示出随时间而变的图2a的源板230处的电压v
src
。因为源板230处的电压v
src
还对应于bjt装置241的集极端子处的电压vc，所以图3b的曲线376还示出随时间而变的bjt装置241的集极端子处的电压vc。
50.参看图2a和3a，当快速放电电压信号v
fd
为高且标准放电电压信号v
sd
为低(如时序图370的区371中所示出)时，停用放电电路240。确切地说，电路240的hv nmos装置243处于“断开”状态。因此，很少乃至无电流通过hv nmos装置243。此外，开关242的输出处的电压v
so
(对应于电路240中的bjt装置241的基极端子处的电压vb)拉到接地，从而使形成于bjt装置241的基极和发射极之间的pn二极管短路。当源板230处的电压v
src
(对应于bjt装置241的集极端子处的电压vc)大于开关242的输出处的电压v
so
时(正如源板230在图3a的时序图370的区371期间斜变到接地以上的电压的情况)，bjt装置241的基极和集极之间的pn二极管反向偏置。源板230处的电压v
src
跨此反向偏置的pn二极管下降。如此，很少乃至无电流通过bjt装置241。(预期bjt装置241的集极和基极之间的任何泄漏电流将最小且反向偏置，且将通过低电压开关242到接地。)因此，电流不在图3a的时序图370的区371期间经由电路240释放。出于此原因，时序图370的区371在本文中也被称为“停用区371”。
51.参看图3a和3b，图3b中的曲线376的第一部分(例如，曲线376的在点377左侧的部分)对应于图3a中的时序图370的在此期间停用电路240(图2a)的区371。因为没有电流在区371期间经由电路240释放，所以图3b中源板230处的电压v
src
不降低，而是保持恒定。或者，存储器装置100(图1a)可使区371期间源板230处的电压v
src
斜变(例如，以执行擦除或其它操作)，在此情况下，图3b中的曲线376的第一部分将具有正斜率。
52.再次参看图2a和3a，在时序图370的区372期间，存储器装置100可将快速放电电压信号v
fd
从高状态双态切换到低状态。继而，此将开关242的输出处的电压v
so
(对应于bjt装置241的基极端子处的电压vb)拉到共同集极电压v
cc
或拉到由低电压开关242供应的另一电压。此时，bjt装置241的基极端子处的电压vb大于bjt装置241的接地的发射极端子处的电压ve。如此，bjt装置241的基极和发射极之间的pn二极管正向偏置，且电子从bjt装置241的发射极注入到bjt装置241的基极中。因此，电流在bjt装置241的基极和发射极之间流动。
53.预期很少乃至无(例如，可忽略的量、无关紧要的量，或零量)电流将从bjt装置241的基极朝向低电压开关242的电源回流。尽管如此，在一些实施例中，可谨慎地确保bjt装置241的基极处的电压vb不超出共同集极电压v
cc
或低电压开关242供应到bjt装置241的基极端子的用以激活bjt装置241的另一电压。此谨慎可降低大量(例如，非可忽略的量、非无关紧要的量，或非零量)电流朝向低电压开关242的电源回流和/或更改由电源供应的电压(例如，v
cc
)的概率。
54.当源板230处的电压v
src
(对应于bjt装置241的集极端子处的电压vc)大于bjt装置241的基极端子处的电压vb时，bjt装置241的基极和集极之间的pn二极管反向偏置，从而在
基极-集极耗尽区中形成电场。因此，从发射极注入到基极中的电子经由bjt装置241的基极扩散到集极。因此，电流在bjt装置241的集极和发射极之间流动。换句话说，当(a)bjt装置241的集极处的电压vc大于bjt装置241的基极处的电压vb，以及(b)基极处的电压vb大于bjt装置241的发射极处的电压ve时，bjt装置241进入有源操作区且电流流经bjt装置241。在一些实施例中，bjt装置241具有相对大的β值(例如，大致1000的β值，意味着对于在bjt装置241的发射极和集极之间流动的每1000个电子，有一个电子在bjt装置241的发射极和基极之间流动)。随着电流经由bjt装置241释放，源板230处的电压v
src
下降。
55.源板230处的电压v
src
(对应于bjt装置241的集极端子处的电压vc)影响bjt装置241的基极-集极耗尽区中生成的电场的强度。bjt装置241的基极-集极耗尽区中的强电场可致使bjt装置241的载流子倍增击穿，这是归因于随着电子从发射极注入到基极中且经由bjt装置241的基极扩散到集极而发生的碰撞电离。此称为bjt装置241的雪崩操作模式。在雪崩操作模式期间，在bjt装置241的集极和发射极之间通过的电流量可随着碰撞电离的发生导致进一步发生碰撞电离而随时间快速增加。
56.如果bjt装置241的集极处的电压vc(对应于源板230处的电压v
src
)保持恒定或增加，则在雪崩操作模式中操作bjt装置241可能导致例如突返、闭锁、电流注入、损坏等问题，和/或bjt装置241上和/或相邻装置上的其它问题。然而，随着电流在雪崩操作模式期间流经电路240的bjt装置241，源板230处的电压v
src
快速下降。继而，bjt装置241的基极-集极耗尽区中生成的电场的强度快速减小。因此，控制了bjt装置241的雪崩操作模式。如此，预期电路240避免原本可能在雪崩模式中操作bjt装置241时发生的各种问题。因此，不论何时(a)源板230处的电压v
src
斜变到等于或大于bjt装置241的击穿电压的值(例如，≥20v，比如≥30v)(例如，以执行擦除或其它操作)，以及(b)bjt装置241随后转变到其有源操作区，本发明技术的放电电路240可利用bjt装置241的雪崩操作模式以受控的方式快速降低源板230处的电压v
src
。
57.参看图3a和3b，图3b中的曲线376的在点377和点378之间的第二部分对应于图3a的时序图370的区372。如图3b中所展示，作为电流流经电路240的bjt装置241的结果(例如，在bjt装置241在有源区中和/或雪崩模式中操作时)，源板230处的电压v
src
在快速放电区372(图3a)期间快速下降。出于此原因，时序图370的区372在本文中也被称为“快速放电区372”。源板230处的电压v
src
可在快速放电区372期间继续降低，直至(a)电压v
src
降低到bjt装置241的基极端子处的电压vb(例如，降低到开关输出电压vso或由低电压开关242供应到bjt装置241的基极端子的共同集极电压v
cc
(或另一电压))，或(b)快速放电电压信号v
fd
从低双态切换到高。将快速放电电压信号v
fd
从低双态切换到高解除激活bjt装置241。
58.在一些实施例中，快速放电区372(图3a)的持续时间可为总共大约几十微秒。如上文所论述，许多其它存储器装置的放电程序可能花费总共大约数百微秒的时间来实现使用本发明技术的bjt装置241在第一放电区372期间可实现的源板处的电压v
src
的类似降低。因此，预期本发明技术的放电电路240将源板的放电程序的持续时间相比于其它存储器装置的放电程序的持续时间缩短大致10倍或更多。继而，根据本发明技术配置的存储器装置可在擦除操作期间在使源板230斜变到高电压值以擦除存储器单元之后更快速地执行测试读取，这预期缩短存储器装置的擦除操作的总持续时间。另外或替代地，根据本发明技术配置的存储器装置可在执行擦除或涉及将源板230斜变到某一电压的其它操作之后更快速地执
行其它操作(例如，读取或写入操作)。在这些和另外其它实施例中，根据本发明技术配置的存储器装置可响应于存储器装置上的电压不足或其它功率条件和/或响应于从主机装置或存储器控制器接收的或在存储器装置内部发布的各种中断命令(例如，擦除中断命令)而更快速地将源板230处的电压v
src
降低到接地或另一低电压。
59.再次参看图2a和3a，在图3a的时序图370的区373期间，快速放电电压信号v
fd
和标准放电电压信号v
sd
两者可从其相应低状态双态切换到其相应高状态。在图3a中，第一放电电压信号v
fd
的双态切换示出为与标准放电电压信号v
sd
的双态切换同时发生。在其它实施例中，电压信号v
fd
和v
sd
的双态切换可依次发生，信号v
fd
和v
sd
中的任一个首先双态切换。
60.将快速放电电压信号v
fd
从低双态切换到高将开关242的输出处的电压信号v
so
(对应于bjt装置241的基极端子处的电压vb)拉到接地，借此解除激活bjt装置241。将标准放电电压信号v
sd
从低双态切换到高激活放电电路240的hv nmos装置243(图2a)，借此(a)允许电流流经hv nmos装置243，和(b)将源板230处的电压v
src
降低到接地。在图3a的时序图370中的区373结束时，标准放电电压信号v
sd
可从高状态双态切换到低状态，借此停用hv nmos装置243且使放电电路240返回到停用状态。
61.参看图3a和3b，曲线376的在点378之后的第三部分对应于图3a的标准放电区373。图3b中的曲线376的在点378和点379之间的部分示出，由于电流流经图2a的hv nmos装置243的缘故，源板230处的电压v
src
降低到接地。源板230处的电压v
src
可在曲线376中的点379之后保持在接地(例如，直至图3a的标准放电区373结束为止)。
62.如下文更详细地论述，不论何时源板230处的电压v
src
在第一阈值电压值以下，放电电路240可启用标准放电区373(图3a)。第一阈值电压值可设定为某一值(例如，10v或更小)，在该值处或以下，hv nmos装置243将经历突返、闭锁、电流注入、损坏或由于在降低源板230处的电压v
src
时电流流经hv nmos装置243所导致的其它问题的概率极小。在这些和其它实施例中，不论何时放电电路240使用bjt装置241将源板230处的电压v
src
降低到第二阈值电压值，放电电路240可从快速放电区372(图3a)切换到标准放电区373。第二阈值电压值可以是低电压开关242的输出处的电压v
so
(例如，共同集极电压v
cc
)和/或bjt装置241的基极处的电压vb。另外或替代地，第二阈值电压值可以是处于或低于第一阈值电压值的电压值(例如，5.6v)。
63.在这些和另外其它实施例中，不论何时源板230处的电压v
src
处于或低于第一和/或第二阈值电压值，放电电路240可使用hv nmos装置243降低源板230处的电压v
src
。举例来说，当源板230处的电压v
src
处于或低于第一和/或第二阈值电压值时，放电电路240可激活hv nmos装置243，(a)而非激活bjt装置241，和/或(b)而不首先激活bjt装置241。在这些和另外其它实施例中，电路240可使用bjt装置241将源板230处的电压v
src
降低到低(例如，非零或非接地)电压值(例如，bjt装置241的基极处的电压vb处或附近)，而不随后激活hv nmos装置243以将源板230处的电压v
src
降低到接地或另一低电压。
64.图4a是根据本发明技术的各种实施例配置的另一源板放电电路480的部分示意电路图。如所展示，电路480包含双极结晶体管(bjt)装置441、高电压开关482和hv nmos装置443。bjt装置441以类似于bjt装置241如何电学上定位于图2a的电路240中的方式电学上定位在电路480内。举例来说，图4a的bjt装置441的集极端子电耦合到源板430(例如，电耦合到图1b的源板130、图2a的源板230，和/或另一源板)，bjt装置441的发射极端子电耦合到接
地，且bjt装置441的基极端子电耦合到开关482。在一些实施例中，bjt装置441可与图2a和/或2b的bjt装置241相同或类似。因此，在这些实施例中，bjt装置441可大体遵照上文对bjt装置241的论述操作。在其它实施例中，bjt装置441可不同于bjt装置241，和/或可以与bjt装置441不同的方式操作。
65.另外或替代地，电路480的hv nmos装置443可与图2a的hv nmos装置243相同或类似。因此，在这些实施例中，图4a的hv nmos装置443可大体遵照上文对hv nmos装置243的论述操作。在其它实施例中，hv nmos装置443可不同于hv nmos装置243，和/或可以与hv nmos装置243不同的方式操作。
66.不同于图2a和/或2c的电路240的低电压开关242，图4a的电路480的高电压开关482与bjt装置441和/或hv nmos装置443并联电耦合到源板430。此布置可减少或消除电流将回流到开关482的供电电压中和/或以其它方式更改从开关482供应到电路480的电压的问题。
67.尽管图4a中未图示，但在一些实施例中，电路480可包含一或多个其它组件。举例来说，电路480可包含一或多个电阻器，其电学上定位在(a)源板430和bjt装置441的集极端子之间，(b)高电压开关482和bjt装置441的基极端子之间，(c)接地和bjt装置441的发射极端子之间，(d)源板430和hv nmos装置443之间，(e)源板430和高电压开关482之间，和/或(f)电路480内的其它位置处。在这些和其它实施例中，电路480可包含一个以上bjt装置441和/或一个以上hv nmos装置443(例如，并联电耦合到源板430、高电压开关482和/或标准放电电压信号v
sd
)。另外或替代地，在一些实施例中，电路480可省略hv nmos装置243。
68.图4b是可以在图4a的电路480中使用以控制bjt装置441的高电压开关482的一个实例的部分示意电路图。如所展示，高电压开关482包含低电压反相器491、高电压pmos装置492、高电压nmos装置493、低电压nmos装置494，和高电压耗尽型nmos装置495。反相器491和pmos装置492的栅极各自被馈送快速放电电压信号v
fd
。如下文更详细地论述，快速放电电压信号v
fd
可以是在低状态(例如，0v或接地)和高状态(例如，3.6v)之间双态切换的控制信号。
69.低电压nmos装置494的栅极连到等效于快速放电电压信号v
fd
的高状态的电压的电压v
fdhigh
(例如，3.6v)。高电压nmos装置493的栅极连到可大于低电压nmos装置494的栅极连到的电压v
fdhigh
的恒定电压v
sghh
(例如，5.8v)。高电压nmos装置493和低电压nmos装置494布置于共源共栅配置中以减小或消除当反相器491使快速放电电压信号v
fd
反相到低状态时发生突返问题的可能性。
70.耗尽型nmos装置495的源极串联电耦合到pmos装置492的源极。耗尽型nmos装置495的栅极电耦合到pmos装置492的漏极和高电压nmos装置493。此外，耗尽型nmos装置495的栅极可电耦合到图4a的bjt装置441的基极端子。因此，开关482中此位置处的电压可被视为开关482的输出电压v
so
。耗尽型nmos装置495的漏极可电耦合到图4a的源板430且与bjt装置441和hv nmos装置443并联。
71.在一些实施例中，电路480的bjt装置441(图4a)可需要少量电流来将其移动到有源操作区中和/或触发其雪崩操作模式。在这些实施例中，pmos装置492、高电压nmos装置493、低电压nmos装置494和/或耗尽型nmos装置495的沟道可能较窄。另外或替代地，pmos装置492、高电压nmos装置493、低电压nmos装置494和/或耗尽型nmos装置495可集成在同一装置上。这可减小高电压开关482的尺寸。图4b中所示出的高电压开关482仅为可用于控制bjt
装置441(图4a)的高电压开关的一个实例。在本发明技术的其它实施例中，其它高电压开关电路482可用于控制bjt装置441。
72.快速放电电压/控制信号v
fd
和标准放电电压/控制信号v
sd
(图4a)可以大体遵照上文相对于图3a的论述的方式双态切换。因此，当快速放电电压信号v
fd
为高且标准放电电压信号v
sd
为低时，电流不经由电路480释放。举例来说，一起参看图4a和4b，当快速放电电压信号v
fd
处于其高状态(例如，3.6v)时，高电压开关482的高电压pmos装置492“断开”，且高电压开关482的反相器491可输出等效于快速放电电压信号v
fd
的低状态的电压(例如，0v或接地)。此可将开关输出电压v
so
(对应于bjt装置441的基极端子处的电压vb)拉到从反相器491输出的低电压(例如，0v或接地)。如上文相对于图2a-3b所论述，在此情境下，电流不流经bjt装置441。
73.另一方面，当快速放电电压信号v
fd
双态切换到低状态(例如，0v或接地)时，高电压开关482的反相器491输出等效于快速放电电压信号v
fd
的高状态的电压(例如，3.6v)，借此使低电压nmos装置494“断开”。快速放电电压信号v
fd
的低状态使高电压pmos装置492“接通”。此可朝向源板430处的正电压v
src
拉动开关输出电压v
so
(对应于bjt装置441的基极端子处的电压vb)。如上文所论述，电路480中的bjt装置441的基极端子处的正电压可将bjt装置441移动到其有源操作区中。当源板430处的电压v
src
处于等于或大于bjt装置441的击穿电压的值时，bjt装置441的基极端子处的正电压可触发bjt装置441的雪崩操作模式。因此，大量电流可经由bjt装置441释放。
74.更确切地说，具有多个电流路径的电阻网络可用于在bjt装置441移动到其有源操作区中时释放电流。这些电流路径可包含(a)在源板430和bjt装置441的基极端子之间延伸穿过耗尽型nmos装置495和高电压开关482的高电压pmos装置492的路径；(b)在源板430和bjt装置441的基极端子之间延伸穿过bjt装置441的集极端子的路径；(c)在bjt装置441的基极端子和接地之间延伸穿过bjt装置441的发射极端子的路径；和/或(d)在bjt装置441的基极端子和接地之间延伸穿过高电压nmos装置493和低电压nmos装置494的路径(至少在其中此路径接地或连接到快速放电电压信号v
fd
的低状态的实施例中)。上文所列路径中的前两个可彼此并联电连接，和/或上文所列路径中的最后两个可彼此并联电连接。此外，两组并联路径可经由bjt装置441的基极端子彼此串联连接，使得电阻网络的中心节点处的电压可为开关输出电压v
so
。
75.当快速放电电压信号v
fd
双态切换到低状态(例如，0v或接地)时，开关输出电压v
so
可经由高电压开关482中的高电压pmos装置492和高电压耗尽型nmos装置495之间的反馈机制朝向源板430处的电压vsrc拉动。此可将bjt装置441移动到其有源操作模式中和/或其雪崩操作模式中，从而致使源板430处的电压v
src
随着经由上文描述的电阻网络的电流路径的全部或子集释放电流而快速降低。随着开关输出电压v
so
接近源板430处的电压v
src
，电流继续经由电阻网络的电流路径的全部或子集释放，且开关输出电压v
so
和源板430处的电压v
src
两者可根据由电阻网络限定的比率降低。电流继续经由高电压pmos装置492释放，只要(i)开关输出电压v
so
大于高电压pmos装置492的阈值电压v
t
，和(ii)高电压pmos装置492的栅极保持接地或被供应快速放电电压信号v
fd
的低状态。源板430处的电压v
src
因此可降低，直至电压v
src
达到接地或直至快速放电电压信号v
fd
从低状态双态切换到高状态。
76.在源板430处的电压v
src
接地之前快速放电电压信号v
fd
从低状态双态切换到高状
态的情况下，标准放电电压信号v
sd
可从低状态双态切换到高状态。此可激活hv nmos装置443，且将源板430处的电压v
src
降低到接地或另一电压。或者，可准许电流流动(例如，继续流动)经过反相器491、低电压nmos装置494和/或高电压开关482的高电压nmos装置493，以将源板430处的剩余电压v
src
降低到接地或另一电压(例如，等效于快速放电电压信号v
fd
的低状态的电压)。
77.图5是示出根据本发明技术的各种实施例的用于使源板放电的例程500的流程图。在一些实施例中，例程500的步骤中的一或多个的全部或子集可由例如图1的存储器系统101等存储器系统的各个组件执行。举例来说，例程500的一或多个步骤的全部或子集可由主机装置、存储器控制器、存储器装置、放电电路、源板和/或存储器系统的其它组件执行。在这些和其它实施例中，例程500的步骤中的一或多个的全部或子集可由制造商或存储器系统的用户(例如由制造商或存储器装置的用户)执行。此外，例程500的步骤中的任何一或多个可根据上文的论述和/或根据下文图6的论述执行。
78.在框501处，例程500通过将源板斜变到某一电压而开始。在一些实施例中，存储器装置可将源板斜变到所述电压以执行对应于与源板相交的字线的存储器单元上的擦除操作。在这些和其它实施例中，存储器装置可将源板斜变到所述电压以执行除擦除操作以外的操作，例如读取或写入操作。电压可以是非零或非接地电压。在这些和其它实施例中，所述电压可以是处于或高于包含在可操作地连接(例如，直接或间接电耦合)到源板的放电电路中的bjt装置的击穿电压的电压。在这些和另外其它实施例中，源板可在放电电路停用时(例如，在放电电路不在释放电流时)斜变到所述电压。
79.在框502处，例程500通过降低源板处的电压而继续。在一些实施例中，存储器装置降低源板处的电压，作为存储器装置执行某一操作的一部分。举例来说，在执行擦除操作的同时，存储器装置可降低源板处的电压以执行测试读取，以确定存储器区中的多少存储器单元已被成功地擦除，和/或确定是否需要擦除操作的额外迭代来成功地擦除存储器区中的所有存储器单元。在这些和其它实施例中，存储器装置可在执行某一操作之后(例如，紧接在这之后)降低源板处的电压。举例来说，在执行擦除操作之后，存储器装置可降低源板处的电压，使得存储器装置可继续(例如，立即)执行另一操作，例如读取或写入操作。在这些和另外其它实施例中，可响应于存储器装置上的某些条件降低源板处的电压。举例来说，存储器装置可响应于识别或经历存储器装置的电压不足或其它功率相关条件而降低源板处的电压。作为另一实例，存储器装置可响应于中断或中止操作的命令而降低源板处的电压。继续此实例，存储器装置可在框501处使源板斜变以执行擦除操作。在执行擦除操作的同时，存储器装置可接收指示存储器装置中断或中止擦除操作(例如，执行另一较紧急或重要的操作)的中断命令。中断命令可从可操作地连接到存储器装置的主机装置或存储器控制器接收，或中断命令可由存储器装置在内部生成和发布。响应于中断命令，存储器装置可降低源板处的电压。
80.为了降低源板处的电压，存储器装置可激活可操作地连接(例如，直接或间接电耦合)到源板的放电电路。举例来说，在例程500的子框502a处，存储器装置可根据上文相对于图2a-4b的论述激活电耦合到源板的bjt装置。继续此实例，存储器装置可使用快速放电电压/控制信号(例如，到控制bjt装置的低电压或高电压开关中的输入)激活bjt装置。bjt装置可通过将其移动到其有源操作区中和/或到其雪崩操作模式中而激活。当bjt装置激活
时，电流可经由bjt装置放电以降低源板处的电压。
81.在子框502b处，例程500可通过解除激活bjt装置而继续。举例来说，存储器装置可使用快速放电电压/控制信号(例如，到控制bjt装置的低电压或高电压开关中的输入)而解除激活bjt装置。bjt装置可通过将其移动到其有源操作区外而解除激活。当bjt装置解除激活时，防止电流流经bjt装置。在一些实施例中，存储器装置可在源板处的电压已降低到接地或另一低电压(例如，降低到bjt装置的基极端子处的电压)之后解除激活bjt装置。在这些和其它实施例中，存储器装置可在源板处的电压已降低到处于或低于第一和/或第二阈值电压值之后解除激活bjt装置，这在下文关于子框502c更详细地论述。在这些和另外其它实施例中，存储器装置可在子框502a处激活bjt装置之后的任何时间解除激活bjt装置(例如，与源板处的电压的值无关)。
82.在子框502c处，例程500可通过降低源板处的电压(例如，使用除激活bjt装置以外的方法)而继续。举例来说，在子框502a处使用bjt装置降低源板处的电压之后，存储器装置可激活hv nmos装置或另一电流路径(例如，穿过低电压或高电压开关的电流路径)以将源板处的任何剩余电压降低到接地或另一低电压。继续此实例，在子框502a和502b处，存储器装置可将源板处的电压降低到处于或低于第一和/或第二阈值电压值。在一些实施例中，第一阈值电压值可以是某一电压值(例如，10v)，在该电压值处或以下，当源板处的电压降低时hv nmos装置上、另一电流路径中的装置上和/或相邻装置上将发生突返或其它电流相关问题的概率极低。因此，在这些实施例中，一旦源板处的电压处于或低于(a)至少第一阈值电压值，和/或(b)小于或等于第一阈值电压值的第二阈值电压值，则存储器装置可在子框502b处解除激活bjt装置。继而，存储器装置可在子框502c处激活hv nmos装置或另一电流路径以将源板处的剩余电压降低到接地或另一电压。标准放电电压/控制信号可用于控制hv nmos装置和/或另一电流路径。
83.在这些和其它实施例中，存储器装置可降低源板处的电压，而不必在子框502a和502b处首先使用bjt装置降低源板处的电压。举例来说，当源板在框501处斜变到处于或低于第一阈值电压值的电压时，存储器装置可通过激活hv nmos装置或另一电流路径，代替于和/或而不必首先激活bjt装置，来降低源板处的电压(例如，到接地或另一电压)。
84.在框503处，例程500可通过停用可操作地连接到源板的放电电路而继续。在一些实施例中，停用放电电路可包含防止电路释放电流和/或以其它方式降低源板处的电压。举例来说，存储器装置可使用快速放电电压/控制信号以解除激活bjt装置且防止经由bjt装置释放当电流，来停用放电电路。另外或替代地，存储器装置可使用标准放电电压/控制信号以解除激活hv nmos装置和/或另一电流路径且防止经由hv nmos装置和/或另一电流路径释放电流，来停用放电电路。
85.尽管以特定次序论述和示出例程500的步骤，但图5的例程500不限于此。在其它实施例中，可以不同次序执行例程500的步骤。在这些和其它实施例中，例程500的步骤中的任一个可在例程500的其它步骤中的任一个之前、期间和/或之后执行。此外，所属领域的技术人员将容易认识到，例程500可更改且仍保持在本发明技术的这些和其它实施例内。举例来说，在一些实施例中，可省略和/或重复例程500的一或多个步骤。
86.图6是包含根据本发明技术的各种实施例配置的存储器装置的系统的示意图。上文参考图1-5所描述的前述存储器装置中的任一个可并入到大量更大及/或更复杂的系统
中的任一个中，所述系统的代表性实例为图6中示意性地展示的系统610。系统610可包含半导体装置组合件611、电源612、驱动器614、处理器616和/或其它子系统和组件618。半导体装置组合件611可包含大体上类似于上文参考图1-5所描述的存储器装置的特征的特征，且因此可包含降低源板处的电压的各种特征。所得系统610可执行广泛多种功能中的任一种，例如存储器存储、数据处理和/或其它合适的功能。相应地，代表性系统610可包含但不限于手持式装置(例如，移动电话、平板电脑、数字阅读器和数字音频播放器)、计算机、车辆、电器和其它产品。系统610的组件可容纳于单个单元中或分布在多个互连的单元上(例如，经由通信网络)。系统610的组件还可包含远程装置和广泛多种计算机可读介质中的任一种。
87.c.结论
88.根据前述内容，应了解，本文中已出于说明性目的描述技术的特定实施例，但未展示或详细描述众所周知的结构和功能以免不必要地使技术的实施例的描述模糊不清。在上下文准许的情况下，单数或复数术语还可分别包含复数或单数术语。此外，除非词语“或”明确地限制成仅意指参考两个或更多个项目的列表与其它项目互斥的单个项目，否则此列表中“或”的使用应理解为包含：(a)列表中的任何单个项目，(b)列表中的所有项目，或(c)列表中的项目的任何组合。如本文中所使用，如“a和/或b”中的词组“和/或”指代仅a、仅b，以及a和b两者。此外，术语“包括”、“包含”、“具有”和“带有”贯穿全文用以意指至少包含一或多个所叙述特征，使得不排除任何更大数目个相同特征和/或额外类型的其它特征。此外，术语“连接”和“耦合”在本文中可互换地使用且指代直接和间接连接或耦合两者。举例来说，在上下文准许的情况下，元件a“连接”或“耦合”到元件b可指代(i)a直接“连接”或直接“耦合”到b，和/或(ii)a间接“连接”或间接“耦合”到b。
89.技术的实施例的以上详细描述并不意图是详尽的或将技术限于上文所公开的精确形式。如相关领域的技术人员将认识到，尽管上文出于说明性目的描述了技术的特定实施例和实例，但是可在技术的范围内进行各种等效的修改。举例来说，尽管步骤以给定次序呈现，但替代实施例可以不同次序执行步骤。作为另一实例，技术的各个组件可进一步划分成子组件，和/或技术的各个组件和/或功能可组合和/或集成。此外，尽管已经在技术的某些实施例的上下文中描述了与那些实施例相关联的优点，但其它实施例也可以展现此些优点，且并非所有的实施例都必定展现此些优点以落入本发明技术的范围内。
90.还应注意，除了本文公开的实施例之外，其它实施例也在本发明技术的范围内。举例来说，本发明技术的实施例可具有除本文展示或描述以外的不同配置、组件和/或程序。此外，所属领域的一般技术人员将理解，这些和其它实施例可不具有本文展示或描述的若干配置、组件和/或程序，而不偏离本发明技术。相应地，本公开和相关联的技术可涵盖未明确地在本文中展示或描述的其它实施例。

技术特征：

1.一种存储器装置，其包括：多个存储器单元；源板，其电耦合到所述多个存储器单元；以及放电电路，其包含电耦合到所述源板的双极结晶体管装置，其中所述双极结晶体管被配置成通过经由所述双极结晶体管装置释放电流来降低所述源板处的电压。2.根据权利要求1所述的存储器装置，其中所述双极结晶体管装置为npn双极结晶体管装置。3.根据权利要求1所述的存储器装置，其中所述双极结晶体管装置为深n阱、三阱双极结晶体管装置。4.根据权利要求1所述的存储器装置，其中：所述双极结晶体管装置包含电耦合到所述源板的集极端子；且所述双极结晶体管装置包含接地的发射极端子。5.根据权利要求1所述的存储器装置，其中：所述放电电路进一步包括具有电耦合到所述双极结晶体管装置的基极端子的输出的低电压开关；且所述低电压开关被配置成通过分别将所述双极结晶体管装置移入和移出其有源操作区来激活和解除激活所述双极结晶体管装置。6.根据权利要求1所述的存储器装置，其中：所述放电电路进一步包含高电压开关，所述高电压开关具有(a)电耦合到所述双极结晶体管装置的基极端子的输出，和(b)电耦合到所述源板使得所述高电压开关电学上与所述双极结晶体管装置并联定位的输入；且所述高电压开关被配置成通过分别将所述双极结晶体管装置移入和移出其有源操作区来激活和解除激活所述双极结晶体管装置。7.根据权利要求1所述的存储器装置，其中所述多个存储器单元布置于三维3dnand-快闪拓扑中。8.一种方法，其包括使用放电电路降低存储器装置的源板处的电压，所述放电电路具有电耦合到所述源板的双极结晶体管。9.根据权利要求8所述的方法，其中降低所述源板处的所述电压包含使用低电压开关或高电压开关激活所述双极结晶体管，使得经由所述双极结晶体管释放电流。10.根据权利要求8所述的方法，其中：所述方法进一步包括将所述源板斜变到所述电压；所述电压具有在所述双极结晶体管的击穿电压值以上的值；且降低所述源板处的所述电压包含在所述双极结晶体管处于雪崩操作模式中的同时经由所述双极结晶体管释放电流。11.根据权利要求8所述的方法，其中降低所述源板处的所述电压包含激活电耦合到所述源板的高电压nmos装置，使得经由所述高电压nmos装置释放电流。12.根据权利要求11所述的方法，其中：所述高电压nmos装置电学上与所述双极结晶体管装置并联定位；且
激活所述高电压nmos装置包含在使用所述双极结晶体管装置将所述源板处的所述电压降低到电压阈值以下之后激活所述高电压nmos装置。13.根据权利要求8所述的方法，其中降低所述源板处的所述电压包含响应于(a)所述存储器装置的电压不足或其它功率相关条件和/或(b)中断或中止操作的命令，来降低所述源板处的所述电压。14.根据权利要求8所述的方法，其中降低所述源板处的所述电压包含在所述存储器装置的存储器单元的擦除操作期间或紧接在执行所述擦除操作之后降低所述源板处的所述电压。15.一种电路，其包括：双极结晶体管装置，其可操作地连接到存储器装置的源板，其中所述双极结晶体管装置被配置成释放电流以降低所述源板处的电压。16.根据权利要求15所述的电路，其中所述双极结晶体管装置包含(a)电耦合到所述源板的集极端子，和(b)接地的发射极端子。17.根据权利要求15所述的电路，其中所述双极结晶体管装置包含电耦合到低电压开关的基极端子。18.根据权利要求17所述的电路，其中所述低电压开关为包括nmos装置和pmos装置的低电压反相器。19.根据权利要求15所述的电路，其中：所述双极结晶体管装置包含电耦合到高电压开关的基极端子；且所述高电压开关与所述双极结晶体管装置并联电耦合到所述源板。20.根据权利要求15所述的电路，其进一步包括与所述双极结晶体管装置并联电耦合到所述源板的高电压nmos装置。

技术总结

本申请涉及具有源板放电电路的存储器。在一个实施例中，一种存储器装置包含(a)多个存储器单元、(b)电耦合到所述多个存储器单元的源板，以及(c)放电电路。所述放电电路可包含双极结晶体管装置，所述双极结晶体管装置电耦合到所述源板且被配置成通过(例如)经由所述双极结晶体管装置释放电流来降低所述源板处的电压。在一些实施例中，所述双极结晶体管装置可使用电耦合到所述双极结晶体管的低电压开关或高电压开关来激活。在这些和其它实施例中，所述双极结晶体管装置可在释放电流以降低所述源板处的所述电压的同时在雪崩模式中操作。作。作。