多芯片间的存储控制电路的制作方法

1.本技术涉及通信技术领域，特别是涉及一种多芯片间的存储控制电路。

背景技术：

2.随着无线技术的发展，越来越多的片外通信设备支持蓝牙功能。在传统助听器中增加蓝牙芯片，使得助听器具有蓝牙传输功能，智能设备中的音频数据能够通过蓝牙技术传输至助听器中，保障助听器接收到的音频数据的准确性。在蓝牙助听器中，由于数字信号处理芯片和蓝牙芯片内部不具有存储器，无法直接存储算法程序，均需要片外存储单元来放置程序和应用，因此，在相关技术中，蓝牙助听器具有4个芯片裸片，数字信号处理芯片裸片和蓝牙芯片裸片均具有对应flash内存。在助听器进行封装时，数字信号处理芯片裸片与对应的flash内存裸片进行一次封装，蓝牙芯片裸片与对应的flash内存裸片进行一次封装，然后整体再进行第三次封装，造成蓝牙助听器的体积偏大，不便于患者使用。

技术实现要素：

3.基于此，有必要针对上述技术问题，本技术提供一种体积小且封装成本低的多芯片间的存储控制电路，包括：
4.存储芯片；
5.第一处理芯片和第二处理芯片，所述第一处理芯片的通用输入输出接口与所述第二处理芯片的通用输入输出接口相连接；
6.第一控制单元，所述第一控制单元连接于所述第一处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口之间；
7.以及第二控制单元，所述第二控制单元连接于所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口之间；
8.所述存储芯片的串行外设输出接口分别与所述第一处理芯片和所述第二处理芯片的串行外设输入接口连接；
9.在其中一个实施例中，所述第一控制单元基于所述第一处理芯片的通用输入输出接口与所述第二处理芯片的通用输入输出接口之间互相传输的指示信号，控制所述第一处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态；所述第二控制单元基于所述第一处理芯片的通用输入输出接口与所述第二处理芯片的通用输入输出接口之间互相传输的指示信号，控制所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态。
10.在其中一个实施例中，所述第一控制单元包括第一类三态缓冲器，所述第二控制单元包括第二类三态缓冲器；
11.所述第一类三态缓冲器的输入端与所述第一处理芯片的串行外设输出接口连接，所述第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口连接，所述第一类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
12.所述第二类三态缓冲器的输入端与所述第二处理芯片的串行外设输出接口连接，所述第二类三态缓冲器的使能端与所述第二处理芯片的通用输入输出接口连接，所述第二类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
13.其中，在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第一类指示信号的情况下，所述第一类三态缓冲器处于导通状态，所述第二类三态缓冲器处于阻断状态；
14.在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第二类指示信号的情况下，所述第一类三态缓冲器处于阻断状态，所述第二类三态缓冲器处于导通状态。
15.在其中一个实施例中，还包括：
16.两个非门，所述两个非门串行连接于所述第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口之间。
17.在其中一个实施例中，所述第一控制单元包括第一类三态缓冲器，所述第二控制单元包括第二类三态缓冲器；
18.所述第一类三态缓冲器的输入端和使能端均与所述第一处理芯片的串行外设输出接口连接，所述第一类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
19.所述第二类三态缓冲器的输入端和使能端均与所述第二处理芯片的串行外设输出接口连接，所述第二类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
20.其中，在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第一类指示信号的情况下，所述第一类指示信号指示所述第二处理芯片的串行外设输出接口输出阻断信号，以指示所述第二类三态缓冲器处于阻断状态；
21.在所述第二处理芯片的通用输入输出接口向所述第一处理芯片的通用输入输出接口传输第二类指示信号的情况下，所述第二类指示信号指示所述第一处理芯片的串行外设输出接口输出阻断信号，以指示所述第一类三态缓冲器处于阻断状态。
22.在其中一个实施例中，还包括第一上拉电阻；
23.所述第一上拉电阻的一端均与所述第一类三态缓冲器的输出端和所述第二类三态缓冲器的输出端连接，所述第一上拉电阻的另一端与所述存储芯片的电源接口连接。
24.在其中一个实施例中，还包括第二上拉电阻；
25.所述第二上拉电阻的一端与所述存储芯片的串行外设输出接口连接，所述第二上拉电阻与所述第一处理芯片或者所述第二处理芯片的电源接口连接。
26.在其中一个实施例中，还包括：
27.第三类三态缓冲器，所述第三类三态缓冲器连接于所述第二上拉电阻的一端与所述存储芯片的串行外设输出接口之间。
28.在其中一个实施例中，在所述第一处理芯片初始上电时刻，所述第一处理芯片的通用输入输出接口传输第一类指示信号；所述第一类指示信号用于指示所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态为阻断状态。
29.本技术提供一种助听设备，其特征在于，包括助听器芯片，所述助听器芯片是基于第一处理芯片、第二处理芯片和存储芯片封装得到的；
30.所述第一处理芯片为数字信号处理芯片裸片；或者，所述第二处理芯片为蓝牙芯
片裸片；或者，所述存储芯片为闪存芯片裸片。
31.上述多芯片间的存储控制电路通过将多个处理芯片均与存储芯片连接，通过多个处理芯片之间的通用输入输出接口相互传输指示信号，完成多个处理芯片对存储芯片的访问权限控制，能够保证多个处理芯片合理有序的共用一个存储芯片，实现一个存储芯片为多个处理芯片提供数据，在进行芯片封装时能够只采用一个封装基板，且由于多个处理芯片共用一个存储芯片，能够减少封装基板上封装芯片的数量，在保证提供同等功能的情况下，减小封装体积。
附图说明
32.图1为一个实施例中多芯片间的存储控制电路示意图；
33.图2为一个实施例中spi接口示意图；
34.图3为另一个实施例中多芯片间的存储控制电路示意图；
35.图4为另一个实施例中多芯片间存储控制电路的时钟信号的传输时序图；
36.图5为又一个实施例中多芯片间的存储控制电路示意图；
37.图6为又一个实施例中多芯片间存储控制电路的时钟信号的传输时序图。
具体实施方式
38.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。在下面的描述中阐述了许多具体细节一遍于充分理解本发明。但是本发明能够以很多不同于在此描述的其他方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似改进，因此本发明不受下面公开的具体实施的限制。
39.此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
40.在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接，还可以是通信；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
41.随着无线技术的发展，越来越多的片外通信设备支持蓝牙功能，例如在助听器中增加蓝牙功能，患者智能设备中的音频信号可以直接通过蓝牙传输技术传输至助听器中，进而是患者能够听见声音。具体地，可以采用采取系统级封装sip(system in a package)或者叠die形式，将助听器中的数字信号处理芯片和蓝牙芯片合封装一颗芯片内。在现有蓝牙助听器中，数字信号处理芯片具有对应的存储芯片，蓝牙芯片也具有对应的存储芯片，但是由于助听器中的应用越来越多，算法越来越复杂，造成需要存储的程序越来越大，故均需要更大的片外存储来放置数字信号处理芯片的数据处理程序和蓝牙芯片的数据处理程序。因此在将数字处理芯片及其存储芯片、蓝牙芯片及其存储芯片进行封装后，会造成助听器的体积较大，进而影响患者的使用感。
42.参见图1，本技术实施例提供一种多芯片间的存储控制电路，可以解决上述技术问题，所述电路包括：
43.存储芯片100；
44.第一处理芯片200和第二处理芯片300，所述第一处理芯片的通用输入输出接口210与所述第二处理芯片的通用输入输出接口310相连接；
45.第一控制单元400，所述第一控制单元400连接于所述第一处理芯片的串行外设输出接口220与所述存储芯片的串行外设输入接口110之间；
46.以及第二控制单元500，所述第二控制单元500连接于所述第二处理芯片的串行外设输出接口320与所述存储芯片的串行外设输入接口110之间；
47.所述存储芯片的串行外设输出接口120分别与所述第一处理芯片和所述第二处理芯片的串行外设输入接口230和330连接；
48.第一处理芯片200和第二处理芯片300均为内部无只读存储器(read-only memory，rom)，不能够直接将应用程序和数据直接存储在处理芯片内部的芯片。第一处理芯片200和第二处理芯片300上均具有通用输入输出接口，例如i/o引脚，还包括串行外设接口spi，在第一处理芯片200和第二处理芯片300中具体为包括时钟引脚clk、片选引脚cs、数据输出引脚do以及数据输入引脚di，能够与其它芯片进行通信获取数据。在本技术中，对于第一处理芯片200而言，串行外设输出接口220包括时钟引脚clk、片选引脚cs、数据输出引脚do，串行外设输入接口230包括数据输入引脚di。
49.存储芯片100是能够通过特定程序修改芯片内部数据，且能够将芯片中存储的数据与其它芯片进行通信的芯片，例如闪存flash芯片，通过flash芯片中的spi接口，与第一处理芯片200和第二处理芯片300连接，为第一处理芯片200和第二处理芯片300提供应用程序。具体地，flash芯片中的spi接口包括时钟引脚clk、片选引脚cs、数据输出引脚do以及数据输入引脚di，在本技术实施例中，存储芯片的串行外设输入接口110包括时钟引脚clk、片选引脚cs、数据输入引脚di，存储芯片的串行外设输出接口120包括数据输出引脚do。
50.其中一个实施例中，所述第一控制单元400基于所述第一处理芯片的通用输入输出接口210与所述第二处理芯片的通用输入输出接口310之间互相传输的指示信号，控制所述第一处理芯片的串行外设输出接口220与所述存储芯片的串行外设输入接口110间的通路连接状态；所述第二控制单元500基于所述第一处理芯片的通用输入输出接口210与所述第二处理芯片的通用输入输出接口310之间互相传输的指示信号，控制所述第二处理芯片的串行外设输出接口320与所述存储芯片的串行外设输入接口110间的通路连接状态。
51.具体地，在一个实施例中，第一处理芯片200可以是数字信号处理dsp(digital signal processing)芯片，在dsp工作时，需要通过加载操作将应用程序载入到dsp芯片内部执行，dsp芯片包括spi接口。存储芯片100可以是flash芯片。dsp芯片与flash芯片的连接关系参见图2。第二处理芯片300可以是蓝牙芯片，蓝牙芯片与存储芯片的引脚连接与dsp芯片一致。
52.第一处理芯片200和第二处理芯片300上均具有通用输入输出接口，例如i/o引脚，对于第一处理芯片200而言，通过i/o引脚将本芯片对内存芯片的访问权限告知第二处理芯片，并获取第二处理芯片对存储芯片的访问权限要求。也即，通过将第一处理芯片的i/o引脚与第二先处理芯片的i/o引脚连接，通过i/o引脚互相传输指示信号，确定第一处理芯片
和第二处理芯片对存储芯片的访问权限。
53.具体地，例如第一处理芯片200为dsp芯片，第二处理芯片300为蓝牙芯片，将dsp芯片的gpio口与蓝牙芯片的gpio口连接，在dsp芯片获得存储芯片的spi接口的访问权限时，dsp芯片得到gpio口输出为0，此时，蓝牙芯片的gpio口输入为0，则蓝牙芯片不具备存储芯片的spi接口的访问权限，蓝牙芯片的spi接口不运行。需要说明的是，蓝牙芯片的spi接口不运行可以通过外部铸锻方式，使得蓝牙芯片的spi接口的输出无法输入存储芯片的spi接口，也可以将蓝牙芯片的spi接口的输出设置为固定值，使其无法影响dsp芯片的spi接口与存储芯片的spi接口之间的数据传输。而蓝牙芯片在需要获得存储芯片的spi接口的访问权限时，通过蓝牙芯片的gpio口将请求信号传输至dsp芯片的gpio口，dsp芯片在获取到蓝牙芯片的请求后，在不对存储芯片的spi接口进行访问的情况下，通过dsp芯片的gpio口告知蓝牙芯片，也即，此时可以将dsp芯片的gpio口的输出设置为1，此时蓝牙芯片获取存储芯片的spi接口的访问权限。
54.需要说明的是，第一处理芯片200和第二处理芯片300的通用输入输出接口是用于确定两个芯片对存储芯片的访问权限的，避免出现访问冲突，存储芯片无法同时响应两个芯片的访问要求。可以通过第一处理芯片200和第二处理芯片300各自芯片的固件firmware控制和监测通用输入输出接口的状态来确定存储芯片的串行外设输入接口110的访问权限。
55.第一控制单元400是用于根据第一处理芯片的通用输入输出接口210和第二处理芯片的通用输入输出接口310的状态，确定第一处理芯片200能否访问存储芯片的串行外设输入接口110。同理，第二控制单元500是用于根据第一处理芯片的通用输入输出接口210和第二处理芯片的通用输入输出接口310的状态，确定第二处理芯片300能否访问存储芯片的串行外设接口110。
56.第一处理芯片的通用输入输出接口210与第二处理芯片的通用输入输出接口310之间互相传输的指示信号，可以直接作用于第一控制单元400/第二控制单元500，实现第一处理芯片200/第二处理芯片300无法访问存储芯片的串行外设接口110，也可以根据指示信号控制第一处理芯片的串行外设输出接口的输出，使其输出数据在通过第一控制单元后，无法传输至存储芯片的串行外设接口110。
57.上述实施例提供的电路中，通过将多个处理芯片均与存储芯片连接，通过多个处理芯片之间的通用输入输出接口相互传输指示信号，完成多个处理芯片对存储芯片的访问权限控制，能够保证多个处理芯片合理有序的共用一个存储芯片，实现一个存储芯片为多个处理芯片提供数据，在进行芯片封装时能够只采用一个封装基板，且由于多个处理芯片共用一个存储芯片，能够减少封装基板上封装芯片的数量，在保证提供同等功能的情况下，减小封装体积，降低封装成本。
58.在其中一个实施例中，所述第一控制单元包括第一类三态缓冲器，所述第二控制单元包括第二类三态缓冲器；
59.所述第一类三态缓冲器的输入端与所述第一处理芯片的串行外设输出接口连接，所述第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口连接，所述第一类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
60.所述第二类三态缓冲器的输入端与所述第二处理芯片的串行外设输出接口连接，
所述第二类三态缓冲器的使能端与所述第二处理芯片的通用输入输出接口连接，所述第二类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
61.其中，在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第一类指示信号的情况下，所述第一类三态缓冲器处于导通状态，所述第二类三态缓冲器处于阻断状态；
62.在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第二类指示信号的情况下，所述第一类三态缓冲器处于阻断状态，所述第二类三态缓冲器处于导通状态。
63.可以理解的是，第一控制单元400和第二控制单元500在电路中的作用在于根据第一处理芯片的通用输入输出接口和第二处理芯片的通用输入输出接口中间相互传输的指示信号控制所在电路的通断情况，因此，可以使用三态缓冲器实现。三态缓冲器的三态输出受到使能端的控制，当使能端输入有效时，器件实现正常逻辑状态输出(逻辑0、逻辑1)，当使能输入无效时，输出处于高阻状态，即等效于与所连的电路断开。三态缓冲器从三个端口的输入输出之间的关系，可分为以下四种：低有效原码输出、高有效原码输出、低有效反码输出以及高有效反码输出。在本实施例中，只要能够保证第一处理芯片和第二处理芯片在访问存储芯片时不存储在冲突，保证传输逻辑正确，第一类三态缓冲器和第二类三态缓冲器可以是同一类型，也可以是不同类型。
64.例如，在一个实施例中，参见图3，以第一处理芯片200为dsp芯片、第二处理芯片300为蓝牙芯片为例，第一类三态缓冲器采用低有效原码输出三态缓冲器，第二类三态缓冲器采用高有效三态缓冲器。存储芯片100可以为flash芯片。低有效原码输出三态缓冲器的使能端和高有效三态缓冲器的使能端均由dsp芯片的通用输入输出引脚控制，在dsp访问flash芯片的spi接口时，dsp芯片的通用输入输出引脚输出低电平，此时，低有效原码输出三天缓冲器的输出端与输入端电平一致，高有效三态缓冲器处于高阻态，即flash芯片的spi输入引脚的输入与dsp芯片的spi输出引脚的输出一致；而在蓝牙芯片具有访问权限时，dsp芯片的通用输入输出引脚输出高电平，此时，高有效原码输出三天缓冲器的输出端与输入端电平一致，低有效三态缓冲器处于高阻态，即flash芯片的spi输入引脚的输入与蓝牙芯片的spi输出引脚的输出一致。详细可见图4，以spi接口中的时钟信号为例，图4提供的时序图能够清晰明了的说明第一处理芯片和第二处理芯片对存储芯片的访问情况。
65.上述实施例提供的电路中，采用三态缓冲器直接与第一处理芯片的通用输入输出接口连接，由于第一处理芯片的通用输入输出接口与第二处理芯片的通用输入输出接口之间传输的指示信号，能够表示第一处理芯片和第二处理芯片对存储芯片的访问情况，因此，直接通过指示信号控制三态缓冲器的工作状态，使其使能有效时允许输出端到输出端，使能无效时呈高阻态，能够快速切换第一处理芯片和第二处理芯片对存储芯片的spi接口的访问和数据读取。
66.在其中一个实施例中，电路还包括：
67.两个非门，所述两个非门串行连接于所述第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口之间。
68.参见图3可知，第一类三态缓冲器和第二类三态缓冲器的类别不同，对应同一指示信号时，两者工作状态不同。在图3的电路中，第一类三态缓冲器的使能端和第二类三态缓
冲器的使能端均直接与第一处理芯片的gpio0引脚连接，第一类三态缓冲器与第二类三态缓冲器之间不具备隔离器件，存在短路风险，因此，就可以在第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口之间增加两个非门，根据逻辑学可知，两个串联非门的输出与出入一致，不会对第一类三态缓冲器的使能端产生影响。
69.通过增加冗余非门，能够将多个器件之间隔离开，避免多个器件之间的相互影响，能够更好的保护电路。
70.在其中一个实施例中，所述第一控制单元包括第一类三态缓冲器，所述第二控制单元包括第二类三态缓冲器；
71.所述第一类三态缓冲器的输入端和使能端均与所述第一处理芯片的串行外设输出接口连接，所述第一类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
72.所述第二类三态缓冲器的输入端和使能端均与所述第二处理芯片的串行外设输出接口连接，所述第二类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
73.其中，在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第一类指示信号的情况下，所述第一类指示信号指示所述第二处理芯片的串行外设输出接口输出阻断信号，以指示所述第二类三态缓冲器处于阻断状态；
74.在所述第二处理芯片的通用输入输出接口向所述第一处理芯片的通用输入输出接口传输第二类指示信号的情况下，所述第二类指示信号指示所述第一处理芯片的串行外设输出接口输出阻断信号，以指示所述第一类三态缓冲器处于阻断状态。
75.根据上述解释可知，在第一类三态缓冲器的使能端和第二类三态缓冲器的使能端与第一处理芯片的通用输入输出接口直接连接时，是通过第一处理芯片的通用输入输出接口与第而处理芯片的通用输入输出接口之间输出的指示信号直接控制三态缓冲器，实现第一处理芯片或第二处理芯片能否正常访问存储芯片的spi接口。而在本技术实施例中，第一类三态缓冲器的使能端和第二类三态缓冲器的使能端均与各自的输入端连接，通过第一处理芯片和第二处理芯片内部对指示信号的判断，由每一处理芯片内部的控制单元控制各自spi接口的输出情况，以达到对存储芯片的spi接口的访问控制。
76.例如，第一类三态缓冲器和第二类三态缓冲器均为低有效原码输出类型，故在指示信号为表明第一处理芯片访问存储芯片时，第二处理芯片会根据指示信号将其本身的spi接口的输出均设置为高电平，此时，第二类三态缓冲器处于高阻态，无法将信号传输至存储芯片；同理，在第二处理芯片访问存储芯片时，第一处理芯片基于指示信号，将其本身的spi接口的输出均设置为高电平。
77.上述实施例提供的电路中，通过直接将三态缓冲器的使能端与输入端连接，减少芯片外部引脚的连接复杂程度，便于多芯片之间的电路组装和封装。并且通过内部逻辑判断的方式控制芯片引脚的输出，能够减低电路损坏对芯片造成的影响。
78.在其中一个实施例中，还包括第一上拉电阻；
79.所述第一上拉电阻的一端均与所述第一类三态缓冲器的输出端和所述第二类三态缓冲器的输出端连接，所述第一上拉电阻的另一端与所述存储芯片的电源接口连接。
80.需要说明的是，在上述实施例提供的电路中，存在第一处理芯片和第二处理芯片的串行外设输出接口输出，同时使第一类三态缓冲器和第二类三态缓冲器处于高阻态的情况，此时存储芯片的串行外设输入接口处于断路，也即存储芯片的spi引脚处于悬空状态，
因此需要设置上拉电阻来确保存储芯片的串行外设输入接口输入为高电平的情况。
81.在其中一个实施例中，还包括第二上拉电阻；
82.所述第二上拉电阻的一端与所述存储芯片的串行外设输出接口连接，所述第二上拉电阻与所述第一处理芯片或者所述第二处理芯片的电源接口连接。
83.同理，对于第一处理芯片和第二处理芯片串行外设输入接口在悬空状态时，需要通过上拉电阻使其处于高电平状态。
84.在其中一个实施例中，还包括：
85.第三类三态缓冲器，所述第三类三态缓冲器连接于所述第二上拉电阻的一端与所述存储芯片的串行外设输出接口之间。
86.需要说明的是，在实际应用场景中，第一处理芯片和第二处理芯片与存储芯片三者之间的接口电平存在不一致的情况，此时必须通过上拉电阻来保证每一输入接口能处于高电平状态。
87.具体的，参见图5，在一个具体实施例中，第一处理芯片200为dsp芯片、第二处理芯片300为蓝牙芯片、存储芯片100为8m bits flash芯片，且flash芯片的接口电平与dsp芯片和蓝牙芯片的接口电平不一致；第一类三态缓冲器采用低有效原码输出三态缓冲器，第二类三态缓冲器采用低有效三态缓冲器。
88.由于flash芯片的接口电平与dsp芯片和蓝牙芯片的接口电平不一致，此时需要将dsp芯片和蓝牙芯片的spi接口的输出调整为开漏输出结构，通过上拉电阻保证dsp芯片或蓝牙芯片的spi接口的输出能够被flash芯片“原样”接收。
89.需要说明的是，在图5的电路中，以dsp芯片具有flash芯片的spi接口的访问权限为例，蓝牙芯片的spi接口输出均为高电平，此时，第二类三态缓冲器均处于高阻态，无法访问flash芯片的spi接口。dsp芯片的spi接口输出结构为开漏输出，此时，若输出为低电平，则第一类三态缓冲器使能端有效，其输出与输入相同，也即flash芯片的spi接口的输入也为低电平；若输出为高电平，则第一类三态缓冲器使能端为无效，处于高阻态，此时通过上拉电阻将flash芯片的spi接口引脚的电平拉为高电平。
90.可以理解的是，根据开漏输出结构的设计和上拉电阻工作原理可知，在上拉电阻所连接的导线上，如果外部组件未启用，上拉电阻则“微弱地”将输入电压信号“拉高”。当外部组件未连接时，对输入端来说，外部“看上去”就是高阻抗的。这时，通过上拉电阻可以将输入端口处的电压拉高到高电平。如果外部组件启用，它将取消上拉电阻所设置的高电平。也即在本实施例中，虽然连接有上拉电阻，但是，在dsp芯片的spi接口输出为低电平，是一个确定信号，此时上拉电阻对低电平将不造成影响。
91.另外，对于flash芯片的spi接口输入而言，其对应的上拉电阻需连接在flash芯片的电源上，使其能够满足flash芯片的高电平设置。例如，flash芯片的引脚需达到3.3v才被认定为高电平，若上拉电阻无法满足此要求，flash芯片的引脚无法确定输入为高电平。
92.对于图5中的电路，其实现多芯片间的存储控制过程，详细可见图6，以spi接口中的时钟信号为例，图6提供的时序图能够清晰明了的说明第一处理芯片和第二处理芯片对存储芯片的访问情况。
93.需要说明的是，在图4和图6中，stage2和stage4中，此时gpio0与gpio1高低电平不一致，表明第一处理芯片对访问权限正在调整中，此时，存储芯片的spi接口无访问，也即存
储芯片不响应。
94.上述实施例中提供的电路，通过改变芯片引脚的输出结构，增加上拉电阻，能够解决多芯片与存储芯片的接口电平不一致的情况。
95.在其中一个实施例中，所述第一处理芯片与所述第二处理芯片均包括多个通用输入输出接口；通过两者各自的通用输入输出接口，两者间形成有数据相互传输的数据通路。
96.需要说明的是，通用输入输出接口属于全双工工作模式，因此，在传输第一处理芯片和第二处理芯片之间的指示信号时，可以使用一个通用输入输出接口，而为保证指示信号的正确性和处理芯片对指示信号的正确处理，也可以使用多个通用输入输出接口，但是，多个通用输入输出接口之间的指示信号之间具有一定的关联性，其共同作用是用于确定多个处理芯片对存储芯片的访问权限，避免出现多芯片访问冲突的情况，而多个通用输入输出接口之间的指示信号的关联关系在本实施例中不做具体限定，可根据实际应用场景灵活调整。
97.在其中一个实施例中，在所述第一处理芯片初始上电时刻，所述第一处理芯片的通用输入输出接口传输第一类指示信号；所述第一类指示信号用于指示所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态为阻断状态。
98.对于蓝牙助听器而言，第一处理芯片为dsp芯片，第二处理芯片为蓝牙芯片，两者之间dsp芯片处于主导地位，因此，在系统上电之后，设定具有初始访问权限的为dsp芯片，也即，在初始上电后，第一处理芯片的通用输入输出接口传输第一类指示信号，例如，第一处理芯片的通用输入输出接口输出为0，二对于蓝牙芯片而言，只有在接收到1时，才具备访问权限。
99.在其中一个实施例中，提供一种助听设备，其特征在于，包括助听器芯片，助听器芯片是基于第一处理芯片、第二处理芯片和存储芯片封装得到的；
100.第一处理芯片为数字信号处理芯片裸片；或者，第二处理芯片为蓝牙芯片裸片；或者，存储芯片为闪存芯片裸片。
101.其中，芯片裸片die是硅片中一个很小的单位，包括了设计完整的单个芯片以及芯片邻近水平和垂直方向上的部分划片槽区域，die是从晶圆上切下来的。在本实施例中，数字信号处理芯片裸片dsp soc die、蓝牙芯片裸片blue tooth soc die和闪存芯片裸片flash die即为未进行封装前的裸芯片，将三个die进行封装得到助听器芯片hearing aid chip。
102.需要说明的是，在助听芯片中，第一处理芯片、第二处理芯片和存储芯片之间的连接电路包括上述描述的多芯片间的存储控制电路，实现第一处理芯片和第二处理芯片共用存储芯片。

技术特征：

1.一种多芯片间的存储控制电路，其特征在于，包括：存储芯片；第一处理芯片和第二处理芯片，所述第一处理芯片的通用输入输出接口与所述第二处理芯片的通用输入输出接口相连接；第一控制单元，所述第一控制单元连接于所述第一处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口之间；以及第二控制单元，所述第二控制单元连接于所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口之间；所述存储芯片的串行外设输出接口分别与所述第一处理芯片和所述第二处理芯片的串行外设输入接口连接。2.根据权利要求1所述的电路，其特征在于，所述第一控制单元用于通过所述第一处理芯片的通用输入输出接口与所述第二处理芯片的通用输入输出接口之间互相传输的指示信号，控制所述第一处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态；所述第二控制单元用于通过所述第一处理芯片的通用输入输出接口与所述第二处理芯片的通用输入输出接口之间互相传输的指示信号，控制所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态。3.根据权利要求1所述的电路，其特征在于，所述第一控制单元包括第一类三态缓冲器，所述第二控制单元包括第二类三态缓冲器；所述第一类三态缓冲器的输入端与所述第一处理芯片的串行外设输出接口连接，所述第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口连接，所述第一类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；所述第二类三态缓冲器的输入端与所述第二处理芯片的串行外设输出接口连接，所述第二类三态缓冲器的使能端与所述第二处理芯片的通用输入输出接口连接，所述第二类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；其中，在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第一类指示信号的情况下，所述第一类三态缓冲器处于导通状态，所述第二类三态缓冲器处于阻断状态；在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第二类指示信号的情况下，所述第一类三态缓冲器处于阻断状态，所述第二类三态缓冲器处于导通状态。4.根据权利要求3所述的电路，其特征在于，还包括：两个非门，所述两个非门串行连接于所述第一类三态缓冲器的使能端与所述第一处理芯片的通用输入输出接口之间。5.根据权利要求1所述的电路，其特征在于，所述第一控制单元包括第一类三态缓冲器，所述第二控制单元包括第二类三态缓冲器；所述第一类三态缓冲器的输入端和使能端均与所述第一处理芯片的串行外设输出接口连接，所述第一类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；所述第二类三态缓冲器的输入端和使能端均与所述第二处理芯片的串行外设输出接口连接，所述第二类三态缓冲器的输出端与所述存储芯片的串行外设输入接口连接；
其中，在所述第一处理芯片的通用输入输出接口向所述第二处理芯片的通用输入输出接口传输第一类指示信号的情况下，所述第一类指示信号指示所述第二处理芯片的串行外设输出接口输出阻断信号，以指示所述第二类三态缓冲器处于阻断状态；在所述第二处理芯片的通用输入输出接口向所述第一处理芯片的通用输入输出接口传输第二类指示信号的情况下，所述第二类指示信号指示所述第一处理芯片的串行外设输出接口输出阻断信号，以指示所述第一类三态缓冲器处于阻断状态。6.根据权利要求5所述的电路，其特征在于，还包括第一上拉电阻；所述第一上拉电阻的一端均与所述第一类三态缓冲器的输出端和所述第二类三态缓冲器的输出端连接，所述第一上拉电阻的另一端与所述存储芯片的电源接口连接。7.根据权利要求5或6所述的电路，其特征在于，还包括第二上拉电阻；所述第二上拉电阻的一端与所述存储芯片的串行外设输出接口连接，所述第二上拉电阻与所述第一处理芯片或者所述第二处理芯片的电源接口连接。8.根据权利要求7所述的电路，其特征在于，还包括：第三类三态缓冲器，所述第三类三态缓冲器连接于所述第二上拉电阻的一端与所述存储芯片的串行外设输出接口之间。9.根据权利要求1所述的电路，其特征在于，在所述第一处理芯片初始上电时刻，所述第一处理芯片的通用输入输出接口传输第一类指示信号；所述第一类指示信号用于指示所述第二处理芯片的串行外设输出接口与所述存储芯片的串行外设输入接口间的通路连接状态为阻断状态。10.一种助听设备，其特征在于，包括助听器芯片，所述助听器芯片是基于第一处理芯片、第二处理芯片和存储芯片封装得到的；所述第一处理芯片为数字信号处理芯片裸片；或者，所述第二处理芯片为蓝牙芯片裸片；或者，所述存储芯片为闪存芯片裸片。

技术总结

本申请涉及一种多芯片间的存储控制电路，通过将多个处理芯片均与存储芯片连接，通过多个处理芯片之间的通用输入输出接口相互传输指示信号，完成多个处理芯片对存储芯片的访问权限控制，能够保证多个处理芯片合理有序的共用一个存储芯片，实现一个存储芯片为多个处理芯片提供数据，在进行芯片封装时能够只采用一个封装基板，且由于多个处理芯片共用一个存储芯片，能够减少封装基板上封装芯片的数量，在保证提供同等功能的情况下，减小封装体积。减小封装体积。减小封装体积。