图形处理单元和用于其的方法与流程

1.本文描述的实施例总体上涉及图形处理单元(gpu)领域，并且更具体地涉及重用融合乘加执行单元硬件逻辑对在gpu内执行获得指数指令、获得尾数指令和缩放指令的原生支持，以获得高性能计算(hpc)应用的改善的性能。

背景技术：

2.图形处理单元(gpu)越来越多地用于加速范围从生命科学和石油勘探到金融分析和物理模拟的领域中的高性能计算(hpc)应用。对hpc应用的计算模式的分析揭示了超越函数(例如，对数和指数运算)在这些应用中发挥了重要作用。与它们在三维(3d)渲染工作负载中的使用相比，在hpc应用的上下文中，超越函数具有特殊的要求。一方面，一些hpc应用需要比由3d应用编程接口(api)(例如，微软directx(dx)、开放图形库(opengl或ogl)和vulkan图形api)提供的准确性高得多的准确性。另一方面，双精度数据格式通常用于hpc应用，而它们很少用于3d工作负载。由此，尽管gpu具有专门的原生指令来执行超越函数，但它们并没有解决hpc应用的需求。
附图说明
3.在所附附图中以示例方式而非限制方式来图示本发明，在附图中，类似的附图标记指示类似的要素，其中：
4.图1是根据实施例的处理系统的框图；
5.图2a-图2d图示由本文中描述的实施例提供的计算系统和图形处理器；
6.图3a-图3c图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图；
7.图4是根据一些实施例的图形处理器的图形处理引擎的框图；
8.图5a-图5b图示根据本文中描述的实施例的线程执行逻辑，该线程执行逻辑包括在图形处理器核中采用的处理元件的阵列；
9.图6图示根据实施例的附加的执行单元；
10.图7是图示根据一些实施例的图形处理器指令格式的框图；
11.图8是根据另一实施例的图形处理器的框图；
12.图9a-图9b图示根据一些实施例的图形处理器命令格式和命令序列；
13.图10图示根据一些实施例的用于数据处理系统的示例性图形软件架构；
14.图11a是图示根据实施例的ip核开发系统的框图；
15.图11b图示根据本文中描述的一些实施例的集成电路封装组件的截面侧视图；
16.图11c图示封装组件，该封装组件包括连接到衬底的多个单元的硬件逻辑小芯片；
17.图11d图示根据实施例的包括可互换小芯片的封装组件；
18.图12是图示根据实施例的可以使用一个或多个ip核来制造的示例性芯片上系统集成电路的框图；
19.图13a-图13b是图示根据本文中描述的实施例的用于在soc内使用的示例性图形处理器的框图；
20.图14是根据实施例的着器执行单元的框图；
21.图15是根据实施例的带有修改以用于支持获得指数指令(get exponent instruction)的执行的融合乘加(fma)执行单元的框图；
22.图16是图示根据实施例的对获得指数指令的处理的流程图；
23.图17是根据实施例的带有修改以用于支持获得尾数指令(get mantissa instruction)的执行的fma执行单元的框图；
24.图18是图示根据实施例的对获得尾数指令的处理的流程图；
25.图19是根据实施例的带有修改以用于支持缩放指令(scale instruction)的执行的fma执行单元的框图；
26.图20是图示根据实施例的对缩放指令的处理的流程图；
27.图21图示出根据实施例的用于指数运算的基线软件仿真算法和无分支软件仿真算法之间的差异；以及
28.图22图示出根据实施例的用于对数运算的基线软件仿真算法和无分支软件仿真算法之间的差异。
具体实施方式
29.描述了用于重用融合乘加执行单元硬件逻辑以在gpu内为执行获得指数指令、获得尾数指令和/或缩放指令提供原生支持的系统和方法。库和编译器开发者编写机器级代码以利用数值算法仿真各种数学函数和分析函数(例如，超越函数)，该数值算法的性能取决于实现方式和期望实现的准确性而有所不同。实现仿真算法的库函数的机器级代码通常包括几十条浮点单元(fpu)指令。由于超越函数在hpc应用中起到的重要作用，对这些函数进行加速可以显著地改善hpc应用的整体性能。
30.用于仿真超越函数的数值算法随着不同的准确性要求而变化。通常，这些算法首先执行范围缩小，并且随后执行逐段插值、表查、多项式近似或牛顿-拉弗森(newton-raphson)迭代，以细化针对特定范围的准确性。最后，可以执行后处理以实现针对整个范围的期望准确性。这些算法的挑战中的一个挑战是处置特殊输入(例如，非数(nan)、无穷大(inf)、零、或非正规数)。例如，取决于被仿真的特定分析函数，当给定函数的浮点输入中的一个或多个或浮点输入的组合表示多种特殊情形中的一种时，算法需要分支以绕过主路径实现方式，并且利用特殊代码处理此类特殊输入。由不同输入值引起的这种分散会显著地影响此类算法在gpu处理器上的性能，特别是实现单指令多数据(simd)/单指令多线程(simt)执行模式的那些算法。
31.本文中描述的各个实施例寻求通过提供新的原生地受支持的浮点指令(例如，获得指数指令、获得尾数指令和缩放指令)来解决上述限制的各个方面，这些指令可用于为超越函数执行无分支仿真算法。在以下说明书中，图1到图13a－图13b提供涵盖各实施例或与各实施例相关的示例性数据处理系统和图形处理器逻辑的概览。图14-图22提供了参考图形处理器(例如，gpu)的各个实施例的具体细节。如下文进一步描述的那样，在一个实施例中，gpu的fpu流水线的现有硬件逻辑可被重用并且被修改以支持新指令。例如，fpu流水线
的融合乘加(fma)执行单元可以检测和处置特殊情形输入，从而允许减少仿真算法的总指令数量。在一些示例中，分支代码可以被完全地排除在用于各种数学和/或分析函数(例如，超越函数)的仿真算法之外。以此方式，此类函数的性能可以被显著地改善。
32.出于解释的目的，陈述了众多特定细节以提供对下文描述的各实施例的透彻理解。然而，对于本领域的技术人员将显而易见的是，可以在没有这些特定细节中的一些细节的情况下实践实施例。在其他实例中，以框图形式图示公知的结构和设备，以避免使基本原理变得含糊，并且提供对实施例的更透彻的理解。虽然以下实施例中的一些实施例参照图形处理器来描述，但是本文中描述的技术和教导可应用于各种类型的电路或半导体设备，包括通用处理设备或图形处理设备。本文中提到“一个实施例”或“实施例”指示结合或关联于该实施例所描述的特定特征、结构或特性可以被包括在此类实施例中的至少一个实施例中。然而，在本说明书中的不同位置出现短语“在一个实施例中”不一定全都是指同一个实施例。
33.在以下说明书和权利要求书中，可使用术语“耦合的”和“连接的”及其衍生词。应当理解，这些术语并不旨在作为彼此的同义词。“耦合的”用于指示彼此可以或可以不直接物理接触或电气接触的两个或更多个元件彼此协作或相互作用。“连接的”用于指示彼此耦合的两个或更多个元件之间的通信的建立。系统概览
34.图1是根据实施例的处理系统100的框图。处理系统100可在一些各项中被使用：单处理器台式机系统、多处理器工作站系统、或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，处理系统100是被并入在芯片上系统(soc)集成电路内的处理平台，该芯片上系统(soc)集成电路用于在移动设备、手持式设备或嵌入式设备中使用，诸如，用于在具有至局域网或广域网的有线或无线连接性的物联网(iot)设备内使用。
35.在一个实施例中，处理系统100可包括以下各项，可与以下各项耦合，或可集成在以下各项内：基于服务器的游戏平台；游戏控制台，包括游戏和媒体控制台；移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，处理系统100是移动电话、智能电话、平板计算设备或移动互联网连接的设备(诸如，具有低内部存储容量的膝上型计算机)的部分。处理系统100也可包括以下各项，与以下各项耦合，或被集成在以下各项内：可穿戴设备，诸如，智能手表可穿戴设备；智能眼镜或服装，其利用增强现实(ar)或虚拟现实(vr)特征来增强，以提供视觉、音频或触觉输出来补充现实世界视觉、音频或触觉体验或以其他方式提供文本、音频、图形、视频、全息图像或视频、或触觉反馈；其他增强现实(ar)设备；或其他虚拟现实(vr)设备。在一些实施例中，处理系统100包括电视机或机顶盒设备，或是电视机或机顶盒设备的部分。在一个实施例中，处理系统100可包括自动驾驶交通工具，与自动驾驶交通工具耦合，或集成在自动驾驶交通工具内，该自动驾驶交通工具诸如，公共汽车、拖拉机拖车、汽车、电机或电力循环、飞机或滑翔机(或其任何组合)。自动驾驶交通工具可使用处理系统100来处理在该交通工具周围感测到的环境。
36.在一些实施例中，一个或多个处理器102各自包括一个或多个处理器核107，这一个或多个处理器核107用于处理指令，这些指令当被执行时，执行用于系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的至少一个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可促进复杂指令集计算(cisc)、精简指令集计
算(risc)或经由超长指令字(vliw)的计算。一个或多个处理器核107可以处理不同的指令集109，不同的指令集109可包括用于促进对其他指令集的仿真的指令。处理器核107还可包括其他处理设备，诸如，数字信号处理器(dsp)。
37.在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可具有单个内部高速缓存或多级的内部高速缓存。在一些实施例中，高速缓存存储器在处理器102的各种部件之间被共享。在一些实施例中，处理器102也使用外部高速缓存(例如，第三级(l3)高速缓存或末级高速缓存(llc))(未示出)，可使用已知的高速缓存一致性技术在处理器核107之间共享该外部高速缓存。寄存器堆106可附加地被包括在处理器102中，并且可包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器以及指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以专用于处理器102的设计。
38.在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，以在处理器102与处理系统100中的其他部件之间传送通信信号，诸如，地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，诸如，直接媒体接口(dmi)总线的某个版本。然而，处理器总线不限于dmi总线，并且可包括一个或多个外围部件互连总线(例如，pci、pci express)、存储器总线、或其他类型的接口总线。在一个实施例，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与处理系统100的其他部件之间的通信，而平台控制器中枢(pch)130提供经由本地i/o总线至i/o设备的连接。
39.存储器设备120可以是动态随机存取存储器(dram)设备、静态随机存取存储器(sram)设备、闪存设备、相变存储器设备、或具有合适的性能以充当进程存储器的某个其他存储器设备。在一个实施例中，存储器设备120可以作为用于处理系统100的系统存储器来操作，以存储数据122和指令121，用于在一个或多个处理器102执行应用或进程时使用。存储器控制器116也与任选的外部图形处理器118耦合，该任选的外部图形处理器118可与处理器102中的一个或多个图形处理器108通信以执行图形操作和媒体操作。在一些实施例中，可由加速器112辅助图形操作、媒体操作和/或计算操作，该加速器112是可被配置成用于执行专业的图形操作、媒体操作或计算操作的集合的协处理器。例如，在一个实施例中，加速器112是用于优化机器学习或计算操作的矩阵乘法加速器。在一个实施例中，加速器112是光线追踪加速器，该光线追踪加速器可用于与图形处理器108协同地执行光线追踪操作。在一个实施例中，可替代加速器112使用外部加速器119，或可与加速器112协同地使用外部加速器119。
40.在一些实施例中，显示设备111可连接到(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(hmd)，诸如，用于在虚拟现实(vr)应用或增强现实(ar)应用中使用的立体显示设备。
41.在一些实施例中，平台控制器中枢130使外围设备能够经由高速i/o总线连接到存储器设备120和处理器102。i/o外围设备包括但不限于音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，非易失性存储器、易
失性存器、硬盘驱动器、闪存、nand、3d nand、3d xpoint等)。数据存储设备124可以经由存储接口(例如，sata)或经由外围总线(诸如,外围部件互连总线(例如，pci、pci express))连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是wi-fi收发器、蓝牙收发器、或移动网络收发器，该移动网络收发器诸如3g、4g、5g或长期演进(lte)收发器。固件接口128启用与系统固件的通信，并且可以例如是统一可扩展固件接口(uefi)。网络控制器134可启用至有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，处理系统100包括用于将传统(例如，个人系统2(ps/2))设备耦合至系统的任选的传统i/o控制器140。平台控制器中枢130还可以连接到一个或多个通用串行总线(usb)控制器142连接输入设备，诸如，键盘和鼠标143组合、相机144、或其他usb输入设备。
42.将领会，所示的处理系统100是示例性而非限制性的，因为也可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立的外部图形处理器中，该分立的外部图形处理器诸如外部图形处理器118。在一个实施例中，平台控制器中枢130和/或存储器控制器116可以在一个或多个处理器102外部。例如，处理系统100可包括外部存储器控制器116和平台控制器中枢130，该外部存储器控制器116和平台控制器中枢130可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。
43.例如，可使用电路板(“橇板(sled)”)，在该电路板上被放置的部件(诸如，cpu、存储器和其他部件)经设计以实现提升的热性能。在一些示例中，诸如处理器之类的处理部件位于橇板的顶侧上，而诸如dimm之类的附近存储器位于橇板的底侧上。作为由该设计提供的增强的气流的结果，部件能以比在典型系统中更高的频率和功率等级来操作，由此提高性能。此外，橇板配置成盲配机架中的功率和数据通信线缆，由此增强它们被快速地移除、升级、重新安装和/或替换的能力。类似地，位于橇板上的各个部件(诸如，处理器、加速器、存储器和数据存储驱动器)由于它们距彼此的增加的间距而被配置成易于升级。在说明性实施例中，部件附加地包括用于证明它们的真实性的硬件认证特征。
44.数据中心可利用支持多个其他网络架构的单个网络架构(“结构”)，多个其他网络架构包括以太网和全方位路径。橇板可经由光纤耦合至交换机，这提供比典型的双绞线布线(例如，5类、5e类、6类等)更高的带宽和更低的等待时间。由于高带宽、低等待时间的互连和网络架构，数据中心在使用中可集中在物理上分散的诸如存储器、加速器(例如，gpu、图形加速器、fpga、asic、神经网络和/或人工智能加速器等)和数据存储驱动器之类的资源，并且根据需要将它们提供给计算资源(例如，处理器)，从而使计算资源能够就好像被集中的资源在本地那样访问这些被集中的资源。
45.功率供应或功率源可将电压和/或电流提供给处理系统100或本文中描述的任何部件或系统。在一个示例中，功率供应包括用于插入到墙壁插座中的ac-dc(交流-直流)适配器。此类ac功率可以是可再生能源(例如，太阳能)功率源。在一个示例中，功率源包括dc功率源，诸如，外部ac-dc转换器。在一个示例中，功率源或功率供应包括用于通过接近充电场来充电的无线充电硬件。在一个示例中，功率源可包括内部电池、交流供应、基于动作的功率供应、太阳能功率供应、或燃料电池源。
46.图2a-图2d图示由本文所述的实施例提供的计算系统和图形处理器。图2a-图2d的具有与本文中任何其他附图的元件相同的附图编号(或名称)的元件可按与本文中其他地方所描述的任何类似的方式操作或运行，但不限于此。
47.图2a是处理器200的实施例的框图，该处理器200具有一个或多个处理器核202a-202n、集成存储器控制器214、以及集成图形处理器208。处理器200可包括附加的核，这些附加的核多达由虚线框表示的附加核202n并包括由虚线框表示的附加核202n。处理器核202a-202n中的每一个包括一个或多个内部高速缓存单元204a-204n。在一些实施例中，每个处理器核202a-202n也具有对一个或多个共享高速缓存单元206的访问权。内部高速缓存单元204a-204n和共享高速缓存单元206表示处理器200内的高速缓存存储器层级结构。高速缓存存储器层级结构可包括每个处理器核内的至少一个级别的指令和数据高速缓存以及一个或多个级别的共享的中级高速缓存，诸如，第二级(l2)、第三级(l3)、第四级(l4)、或其他级别的高速缓存，其中，在外部存储器之前的最高级别的高速缓存被分类为llc。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204a-204n之间的一致性。
48.在一些实施例中，处理器200还可包括一个或多个总线控制器单元的集合216和系统代理核210。一个或多个总线控制器单元216管理外围总线的集合，诸如，一个或多个pci总线或pci快速总线。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括用于管理对各种外部存储器设备(未示出)的访问的一个或多个集成存储器控制器214。
49.在一些实施例中，处理器核202a-202n中的一个或多个处理器核包括针对同步多线程操作的支持。在此类实施例中，系统代理核210包括用于在多线程处理期间协调并操作核202a-202n的部件。系统代理核210可附加地包括功率控制单元(pcu)，该功率控制单元(pcu)包括用于调节处理器核202a-202n和图形处理器208的功率状态的逻辑和部件。
50.在一些实施例中，处理器200附加地包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208与共享高速缓存单元的集合206以及系统代理核210耦合，该系统代理核210包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还可包括用于将图形处理器输出驱动到一个或多个经耦合的显示器的显示控制器211。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。
51.在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代的互连单元，诸如，点对点互连、交换式互连、或其他技术，包括本领域中公知的技术。在一些实施例中，图形处理器208经由i/o链路213与环互连212耦合。
52.示例性i/o链路213表示多个各种各样的i/o互连中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(诸如，edram模块)之间的通信的封装上i/o互连。在一些实施例中，处理器核202a-202n中的每一个处理器核以及图形处理器208可将嵌入式存储器模块218用作共享的末级高速缓存。
53.在一些实施例中，处理器核202a-202n是执行相同的指令集架构的同构核。在另一实施例中，处理器核202a-202n在指令集架构(isa)方面是异构的，其中，处理器核202a-202n中的一个或多个执行第一指令集，而其他核中的至少一个执行第一指令集的子集或不同的指令集。在一个实施例中，处理器核202a-202n在微架构方面是异构的，其中，具有相对
较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。在一个实施例中，处理器核202a-202n在计算能力方面是异构的。此外，处理器200可在一个或多个芯片上实现，或者被实现为除其他部件之外还具有所图示的部件的soc集成电路。
54.图2b是根据本文中所描述的一些实施例的图形处理器核219的硬件逻辑的框图。图2b的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。图形处理器核219(有时称为核切片)可以是模块化图形处理器内的一个或多个图形核。图形处理器核219是一个图形核切片的示例，并且基于目标功率包络和性能包络，如本文中所描述的图形处理器可包括多个图形核切片。每个图形处理器核219可包括固定功能块230，该固定功能块230与多个子核221a-221f(也称为子切片)耦合，多个子核221a-221f包括模块化的通用和固定功能逻辑的块。
55.在一些实施例中，固定功能块230包括几何/固定功能流水线231，该几何/固定功能流水线231例如在较低性能和/或较低功率的图形处理器实现方式中可由图形处理器核219中的所有子核共享。在各实施例中，几何/固定功能流水线231包括3d固定功能流水线(例如，如在下文描述的图3a和图4中的3d流水线312)、视频前端单元、线程生成器和线程分派器、以及统一返回缓冲器管理器，该统一返回缓冲器管理器管理统一返回缓冲器(例如，如下文所描述的在图4中的统一返回缓冲器418)。
56.在一个实施例中，固定功能块230还包括图形soc接口232、图形微控制器233和媒体流水线234。图形soc接口232提供图形处理器核219与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器233是可被配置成管理图形处理器核219的各种功能的可编程子处理器，这些功能包括线程分派、调度和抢占。媒体流水线234(例如，图3a和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线234经由对子核221a-221f内的计算或采样逻辑的请求来实现媒体操作。
57.在一些实施例中，soc接口232使图形处理器核219能够与通用应用处理器核(例如，cpu)和/或soc内的其他部件进行通信，其他部件包括诸如共享的末级高速缓存存储器之类的存储器层级结构元件、系统ram、和/或嵌入式芯片上或封装上dram。soc接口232还可启用与soc内的诸如相机成像流水线之类的固定功能设备的通信，并且启用全局存储器原子性的使用和/或实现全局存储器原子性，该全局存储器原子性可在图形核219与soc内的cpu之间被共享。soc接口232还可实现针对图形处理器核219的功率管理控制，并且启用图形处理器核219的时钟域与soc内的其他时钟域之间的接口。在一个实施例中，soc接口232使得能够从命令流转化器和全局线程分派器接收命令缓冲器，该命令流转化器和全局线程分派器配置成用于将命令和指令提供给图形处理器内的一个或多个图形核中的每一个图形核。当媒体操作要被执行时，这些命令和指令可以被分派给媒体流水线234，或者当图形处理操作要被执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线231、几何和固定功能流水线237)。
58.图形微控制器233可被配置成用于执行针对图形处理器核219的各种调度任务和管理任务。在一个实施例中，图形微控制器233可对子核221a-221f内的执行单元(eu)阵列222a-222f、224a-224f内的各种图形并行引擎执行图形和/或计算工作负载调度。在该调度
模型中，在包括图形处理器核219的soc的cpu核上执行的主机软件可将工作负载提交到多个图形处理器门铃(doorbell)中的一个图形处理器门铃，这调用了对适当的图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负载，将工作负载提交到命令流转化器，抢占在引擎上运行的现有工作负载，监测工作负载的进度，以及当工作负载完成时通知主机软件。在一个实施例中，图形微控制器233还可促进图形处理器核219的低功率或空闲状态，从而向图形处理器核219提供独立于操作系统和/或系统上的图形驱动器软件、跨低功率状态转变来保存和恢复图形处理器核219内的寄存器的能力。
59.图形处理器核219可具有大于或少于所图示的子核221a-221f，多达n个模块化子核。对于n个子核的每个集合，图形处理器核219还可包括共享功能逻辑235、共享和/或高速缓存存储器236、几何/固定功能流水线237、以及用于加速各种图形和计算处理操作的附加的固定功能逻辑238。共享功能逻辑235可包括与图4的共享功能逻辑420(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)相关联的、可由图形处理器核219内的每n个子核共享的逻辑单元。共享和/或高速缓存存储器236可以是用于图形处理器核219内的n个子核的集合221a-221f的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线237而不是几何/固定功能流水线231可被包括在固定功能块230内，并且几何/固定功能流水线237可包括相同或类似的逻辑单元。
60.在一个实施例中，图形处理器核219包括附加的固定功能逻辑238，该附加的固定功能逻辑238可包括供由图形处理器核219使用的各种固定功能加速逻辑。在一个实施例中，附加的固定功能逻辑238包括供在仅位置着中使用的附加的几何流水线。在仅位置着中，存在两个几何流水线：几何/固定功能流水线238、231内的完全几何流水线；以及剔除流水线，其是可被包括在附加的固定功能逻辑238内的附加的几何流水线。在一个实施例中，剔除流水线是完全几何流水线的精简版本。完全流水线和剔除流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着可以隐藏被丢弃三角形的长剔除运行，从而在一些实例中使得着能够更早地被完成。例如，并且在一个实施例中，附加的固定功能逻辑238内的剔除流水线逻辑可以与主应用并行地执行位置着器，并且通常比完全流水线更快地生成关键结果，因为剔除流水线仅取出顶点的位置属性并且仅对顶点的位置属性进行着，而不对去往帧缓冲器的像素执行栅格化和渲染。剔除流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被剔除。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗该可见性信息以跳过被剔除的三角形，从而仅对最终被传递到栅格化阶段的可见的三角形进行着。
61.在一个实施例中，附加的固定功能逻辑238还可包括机器学习加速逻辑，诸如，固定功能矩阵乘法逻辑，该机器学习加速逻辑用于包括针对机器学习训练或推断的优化的实现方式。
62.在每个图形子核221a-221f内包括可用于响应于由图形流水线、媒体流水线、或着器程序作出的请求而执行图形操作、媒体操作和计算操作的执行资源的集合。图形子核221a-221f包括：多个eu阵列222a-222f、224a-224f；线程分派和线程间通信(td/ic)逻辑223a-223f；3d(例如，纹理)采样器225a-225f；媒体采样器226a-226f；着器处理器227a-227f；以及共享的本地存储器(slm)228a-228f。eu阵列222a-202f、224a-224f各自包括多个执行单元，这些执行单元是能够执行浮点和整数/定点逻辑操作以服务于图形操作、媒体操
作或计算操作(包括图形程序、媒体程序或计算着器/gpgpu程序)的通用图形处理单元。td/ic逻辑223a-223f执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在子核的执行单元上执行的线程之间的通信。3d采样器225a-225f可将纹理或其他3d图形相关的数据读取到存储器中。3d采样器可基于所配置的样本状态以及与给定纹理相关联的纹理格式以不同方式读取纹理数据。媒体采样器226a-226f可基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核221a-221f可替代地包括统一3d和媒体采样器。在子核221a-221f中的每个子核内的执行单元上执行的线程可利用每个子核内的共享的本地存储器228a-228f，以使在线程组内执行的线程能够使用芯片上存储器的共同的池来执行。
63.图2c图示图形处理单元(gpu)239，该gpu 239包括布置为多核组240a-240n的图形处理资源的专用集合。多核组240a的细节被图示出。多核组240b-240n可配备有图形处理资源的相同或类似的集合。
64.如所图示，多核组240a可包括图形核的集合243、张量核的集合244以及光线追踪核的集合245。调度器/分派器241调度和分派图形线程以用于在各个核243、244、245上执行。在一个实施例中，张量核244是稀疏张量核，该稀疏张量核具有使具有零值输入的乘法运算能够被绕过的硬件。
65.寄存器堆的集合242可存储在执行图形线程时由核243、244、245使用的操作数值。这些寄存器堆可包括例如用于存储整数值的整数寄存器、用于存储浮点值的浮点寄存器、用于存储紧缩数据元素(整数和/或浮点数据元素)的向量寄存器以及用于存储张量/矩阵值的片寄存器。在一个实施例中，片寄存器被实现为向量寄存器的组合集合。
66.一个或多个组合的第一级(l1)高速缓存和共享存储器单元247在本地将图形数据存储在每个多核组240a内，图形数据诸如纹理数据、顶点数据、像素数据、光线数据、包围体数据等。一个或多个纹理单元247也可用于执行纹理操作，诸如，纹理映射和采样。由所有多核组240a-240n或多核组240a-240n的子集共享的第二级(l2)高速缓存253存储用于多个并发的图形线程的图形数据和/或指令。如所图示，可跨多个多核组240a-240n共享l2高速缓存253。一个或多个存储器控制器248将gpu 239耦合至存储器249，该存储器249可以是系统存储器(例如，dram)和/或专用图形存储器(例如，gddr6存储器)。
67.输入/输出(i/o)电路250将gpu 239耦合至一个或多个i/o设备252，这一个或多个i/o设备252诸如数字信号处理器(dsp)、网络控制器或用户输入设备。芯片上互连可用于将i/o设备252耦合至gpu 239和存储器249。i/o电路250的一个或多个i/o存储器管理单元(iommu)251直接将i/o设备252耦合至存储器249。在一个实施例中，iommu 251管理用于将虚拟地址映射到存储器249中的物理地址的多个集合的页表。在该实施例中，i/o设备252、(多个)cpu 246和gpu 239可共享相同的虚拟地址空间。
68.在一个实现方式中，iommu 251支持虚拟化。在这种情况下，iommu 249可以管理用于将宾客/图形虚拟地址映射到宾客/图形物理地址的第一集合的页表以及用于将宾客/图形物理地址映射到(例如，存储器249内的)系统/主机物理地址的第二集合的页表。第一集合的页表和第二集合的页表中的每一个的基址可被存储在控制寄存器中，并且在上下文切换时被换出(例如，使得新上下文被提供有对相关集合的页表的访问权)。虽然未在图2c中图示，但是核243、244、245和/或多核组240a-240n中的每一个可包括转换后备缓冲器
(tlb)，这些tlb用于对宾客虚拟至宾客物理转换、宾客物理至主机物理转换以及宾客虚拟至主机物理转换进行高速缓存。
69.在一个实施例中，cpu 246、gpu 239和i/o设备252可以被集成在单个半导体芯片和/或芯片封装上。存储器249可集成在同一芯片上，或者可经由芯片外接口被耦合至存储器控制器248。在一个实现方式中，存储器249包括共享与其他物理系统级存储器相同的虚拟地址空间的gddr6存储器，但是本发明的根本性原理不限于该特定的实现方式。
70.在一个实施例中，张量核244包括专门被设计成用于执行矩阵操作的多个执行单元，这些矩阵操作是用于执行深度学习操作的基本计算操作。例如，可将同步矩阵乘法操作用于神经网络训练和推断。张量核244可使用各种操作数精度来执行矩阵处理，各种操作数精度包括单精度浮点(例如，32位)、半精度浮点(例如，16位)、整数字(16位)、字节(8位)和半字节(4位)。在一个实施例中，神经网络实现方式提取每个经渲染场景的特征，从而潜在地组合来自多个帧的细节，以构建高质量的最终图像。
71.在深度学习实现方式中，可调度并行的矩阵乘法工作以用于在张量核244上执行。神经网络的训练尤其需要大量矩阵点积操作。为了处理n x n x n矩阵乘法的内积公式化，张量核244可包括至少n个点积处理元件。在矩阵乘法开始之前，一个完整的矩阵被加载到片寄存器中，并且对于n个循环中的每个循环，第二矩阵的至少一列被加载。对于每个循环，存在被处理的n个点积。
72.取决于特定的实现方式，能以不同精度来存储矩阵元素，包括16位的字、8位的字节(例如，int8)以及4位的半字节(例如，int4)。可为张量核244指定不同的精度模式以确保将最高效的精度用于不同的工作负载(例如，诸如推断工作负载，其可容忍至字节和半字节的量化(quantization))。
73.在一个实施例中，光线追踪核245加速用于实时光线追踪实现方式和非实时光线追踪实现方式两者的光线追踪操作。具体而言，光线追踪核245包括光线遍历/相交电路，该光线遍历/相交电路用于使用包围体层级结构(bvh)来执行光线遍历并标识封围在bvh容体内的光线与基元之间的相交。光线追踪核245还可包括用于执行深度测试和剔除(例如，使用z缓冲器或类似布置)的电路。在一个实现方式中，光线追踪核245与本文中描述的图像降噪技术协同地执行遍历和相交操作，该图像降噪技术的至少部分可在张量核244上执行。例如，在一个实施例中，张量核244实现深度学习神经网络以执行对由光线追踪核245生成的帧的降噪。然而，(多个)cpu 246、图形核243和/或光线追踪核245还可实现全部的降噪和/或深度学习算法或降噪和/或深度学习算法中的一部分。
74.此外，如上文所描述，可采用对于降噪的分布式方法，其中，gpu 239在通过网络或高速互连而耦合至其他计算设备的计算设备中。在该实施例中，经互连的计算设备共享神经网络学习/训练数据，以改善整个系统学习执行用于不同类型的图像帧和/或不同的图形应用的降噪的速度。
75.在一个实施例中，光线追踪核245处理所有的bvh遍历和光线-基元相交，从而使图形核243免于被针对每条光线的数千条指令过载。在一个实施例中，每个光线追踪核245包括用于执行包围盒测试(例如，用于遍历操作)的第一集合的专业电路和用于执行光线-三角形相交测试(例如，使已被遍历的光线相交)的第二集合的专业电路。因此，在一个实施例中，多核组240a可简单地发起光线探测，并且光线追踪核245独立地执行光线遍历和相交，
并将命中数据(例如，命中、无命中、多个命中等)返回到线程上下文。当光线追踪核245执行遍历和相交操作时，其他核243、244被释放以执行其他图形或计算工作。
76.在一个实施例中，每个光线追踪核245包括用于执行bvh测试操作的遍历单元和执行光线-基元相交测试的相交单元。相交单元生成“命中”、“无命中”或“多个命中”响应，该相交单元将这些响应提供给适当的线程。在遍历和相交操作期间，其他核(例如，图形核243和张量核244)的执行资源被释放以执行其他形式的图形工作。
77.在下文描述的一个特定实施例中，使用在其中工作被分布在图形核243与光线追踪核245之间的混合式栅格化/光线追踪方法。
78.在一个实施例中，光线追踪核245(和/或其他核243、244)包括对光线追踪指令集的硬件支持，光线追踪指令集诸如：微软的directx光线追踪(dxr)，其包括dispatchrays命令；以及光线生成着器、最近命中着器、任何命中着器和未命中着器，它们使得能够为每个对象指派着器和纹理的唯一集合。可由光线追踪核245、图形核243和张量核244支持的另一光线追踪平台是vulkan 1.1.85。然而，要注意，本发明的根本性原理不限于任何特定的光线追踪isa。
79.一般而言，各个核245、244、243可支持包括用于以下各项的指令/函数的光线追踪指令集：光线生成、最近命中、任何命中、光线-基元相交、逐基元和层级结构包围盒构建、未命中、拜访、和异常。更具体地，一个实施例包括用于执行以下功能的光线追踪指令：
80.光线生成——可为每个像素、样本或其他用户定义的工作指派执行光线生成指令。
81.最近命中——可执行最近命中指令以对场景内光线与基元的最近交点定位。
82.任何命中——任何命中指令标识场景内光线与基元之间的多个相交，从而潜在地标识新的最近交点。
83.相交——相交指令执行光线-基元相交测试并输出结果。
84.逐基元包围盒构建——该指令围绕给定的基元或基元组建立包围盒(例如，当建立新bvh或其他加速数据结构时)。
85.未命中——指示光线未命中场景或场景的指定区域内的所有几何体。
86.拜访——指示光线将遍历的子容体。
87.异常——包括各种类型的异常处置器(例如，针对各种错误条件被调用)。
88.在一个实施例中，光线追踪核245可适于加速通用计算操作，这些通用计算操作可使用与光线相交测试类似的计算技术来加速。可提供计算框架，该计算框架使着器程序能够被编译为经由光线追踪核执行通用计算操作的低级别指令和/或基元。可受益于在光线追踪核245上执行的计算操作的示例性计算问题包括涉及坐标空间内光束、波、光线或粒子传播的计算。可相对于坐标空间内的几何体或网格计算与那个传播相关联的交互。例如，与电磁信号传播通过环境相关联的计算可经由使用经由光线追踪核被执行的指令或基元来加速。信号通过环境中的对象发生的折射和反射可被计算为直接的光线追踪模拟。
89.光线追踪核245还可用于执行不直接与光线追踪类似的计算。例如，可使用光线追踪核245来加速网格投影、网格细化和体积采样计算。还可执行通用坐标空间计算，诸如，最近邻计算。例如，可通过定义坐标空间中围绕给定点的包围盒来发现该点附近的点的集合。随后可使用光线追踪核245内的bvh和光线探测逻辑来确定包围盒内点的集合的相交。相交
构成原点以及那个原点的最近邻。可并行于在图形核243和张量核244上执行的计算来执行使用光线追踪核245来执行的计算。着器编译器可被配置成将计算着器或其他通用图形处理程序编译为能够跨图形核243、张量核244和光线追踪核245被并行化的低级别基元。
90.图2d是根据本文中描述的实施例的通用图形处理器单元(gpgpu)270的框图，该gpgpu 270可被配置为图形处理器和/或计算加速器。gpgpu 270可经由一个或多个系统和/或存储器总线与主机处理器(例如，一个或多个cpu 246)和存储器271、272互连。在一个实施例中，存储器271是可与一个或多个cpu 246进行共享的系统存储器，而存储器272是专用于gpgpu 270的设备存储器。在一个实施例中，gpgpu 270和存储器272内的部件可被映射到可由一个或多个cpu 246访问的存储器地址中。可经由存储器控制器268来促进对存储器271和272的访问。在一个实施例中，存储器控制器268包括内部直接存储器存取(dma)控制器269，或可包括用于执行否则将由dma控制器执行的操作的逻辑。
91.gpgpu 270包括多个高速缓存存储器，这些高速缓存存储器包括l2高速缓存253、l1高速缓存254、指令高速缓存255、以及共享存储器256，该共享存储器256的至少部分也可被分区为高速缓存存储器。gpgpu 270还包括多个计算单元260a-260n。每个计算单元260a-260n包括向量寄存器的集合261、标量寄存器的集合262、向量逻辑单元的集合263、以及标量逻辑单元的集合264。计算单元260a-260n还可包括本地共享存储器265和程序计数器266。计算单元260a-260n可与常量高速缓存267耦合，该常量高速缓存267可用于存储常量数据，该常量数据是在gpgpu 270上执行的核程序或着器程序的运行期间将不会改变的数据。在一个实施例中，常量高速缓存267是标量数据高速缓存，并且经高速缓存的数据可被直接取出到标量寄存器262中。
92.在操作期间，一个或多个cpu 246可将命令写入到gpgpu 270中的寄存器中，或写入到gpgpu 270中的、已经被映射到可访问地址空间中的存储器中。命令处理器257可从寄存器或存储器读取命令，并且确定如何将在gpgpu 270内处理那些命令。随后可使用线程分派器258来将线程分派给计算单元260a-260n以执行那些命令。每个计算单元260a-260n可独立于其他计算单元来执行线程。此外，每个计算单元260a-260n可被独立地配置成用于有条件计算，并且可有条件地将计算的结果输出到存储器。当所提交的命令完成时，命令处理器257可中断一个或多个cpu 246。
93.图3a-图3c图示由本文中描述的实施例提供的附加的图形处理器和计算加速器架构的框图。图3a-图3c的具有与本文中任何其他附图的元件相同附图标记(或名称)的元件能以类似于本文中其他地方描述的任何方式操作或运行，但不限于此。
94.图3a是图形处理器300的框图，该图形处理器300可以是分立的图形处理单元，或可以是与多个处理核或其他半导体器件集成的图形处理器，其他半导体器件诸如但不限于存储器设备或网络接口。在一些实施例中，图形处理器经由至图形处理器上的寄存器的存储器映射的i/o接口并且利用被放置到处理器存储器中的命令进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是至本地存储器、一个或多个内部高速缓存、一个或多个共享的外部高速缓存、和/或至系统存储器的接口。
95.在一些实施例中，图形处理器300还包括用于将显示输出数据驱动到显示设备318的显示控制器302。显示控制器302包括用于显示器的一个或多个叠加平面以及多层的视频
或用户界面元素的合成的硬件。显示设备318可以是内部或外部显示设备。在一个实施例中，显示设备318是头戴式显示设备，诸如，虚拟现实(vr)显示设备或增强现实(ar)显示设备。在一些实施例中，图形处理器300包括用于将媒体编码到一种或多种媒体编码格式，从一种或多种媒体编码格式对媒体解码，或在一种或多种媒体编码格式之间对媒体转码的视频编解码器引擎306，这一种或多种媒体编码格式包括但不限于：移动图片专家组(mpeg)格式(诸如，mpeg-2)、高级视频译码(avc)格式(诸如，h.264/mpeg-4avc、h.265/hevc、开放媒体联盟(aomedia)vp8、vp9)、以及电影和电视工程师协会(smpte)421m/vc-1、和联合图像专家组(jpeg)格式(诸如，jpeg、以及运动jpeg(mjpeg)格式)。
96.在一些实施例中，图形处理器300包括块图像传输(blit)引擎304，用于执行二维(2d)栅格化器操作，包括例如，位边界块传输。然而，在一个实施例中，使用图形处理引擎(gpe)310的一个或多个部件执行2d图形操作。在一些实施例中，gpe 310是用于执行图形操作的计算引擎，这些图形操作包括三维(3d)图形操作和媒体操作。
97.在一些实施例中，gpe 310包括用于执行3d操作的3d流水线312，该3d操作诸如，使用作用于3d基元形状(例如，矩形、三角形等)的处理函数来渲染三维图像和场景。3d流水线312包括可编程和固定功能元件，这些可编程和固定功能元件执行元件内的各种任务和/或生成到3d/媒体子系统315的执行线程。虽然3d流水线312可用于执行媒体操作，但是gpe 310的实施例还包括媒体流水线316，该媒体流水线316专门用于执行媒体操作，诸如，视频后处理和图像增强。
98.在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元，用于代替、或代表视频编解码器引擎306来执行一个或多个专业的媒体操作，诸如，视频解码加速、视频去隔行、以及视频编码加速。在一些实施例中，媒体流水线316附加地包括线程生成单元，用于生成线程以供在3d/媒体子系统315上执行。所生成的线程在3d/媒体子系统315中所包括的一个或多个图形执行单元上执行用于媒体操作的计算。
99.在一些实施例中，3d/媒体子系统315包括用于执行由3d流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线将线程执行请求发送到3d/媒体子系统315，该3d/媒体子系统315包括用于对于对可用的线程执行资源的各种请求进行仲裁和分派的线程分派逻辑。执行资源包括用于处理3d线程和媒体线程的图形执行单元的阵列。在一些实施例中，3d/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，子系统315还包括用于在线程之间共享数据并用于存储输出数据的共享存储器，其包括寄存器和可寻址存储器。
100.图3b图示根据本文中描述的实施例的具有分片架构的图形处理器320。在一个实施例中，图形处理器320包括图形处理引擎集322，该图形处理引擎集322在图形引擎片310a-310d内具有图3a的图形处理器引擎310的多个实例。每个图形引擎片310a-310d可经由片互连的集合323a-323f被互连。每个图形引擎片310a-310d还可经由存储器互连325a-325d被连接到存储器模块或存储器设备326a-326d。存储器设备326a-326d可使用任何图形存储器技术。例如，存储器设备326a-326d可以是图形双倍数据速率(gddr)存储器。在一个实施例中，存储器设备326a-326d是高带宽存储器(hbm)模块，这些高带宽存储器(hbm)模块可与其相应的图形引擎片310a-310d一起在管芯上。在一个实施例中，存储器设备326a-326d是可被堆叠在其相应的图形引擎片310a-310d的顶部上的堆叠式存储器设备。在一个
实施例中，每个图形引擎片310a-310d和相关联的存储器326a-326d驻留在分开的小芯片上，这些分开的小芯片被接合到基础管芯或基础衬底，如在图11b-图11d中进一步详细地所描述。
101.图形处理器320可配置有非统一存储器存取(numa)系统，在该numa系统中，存储器设备326a-326d与相关联的图形引擎片310a-310d耦合。给定的存储器设备可由与该存储器设备直接连接到的图形引擎片不同的片访问。然而，当存取本地片时，对存储器设备326a-326d的存取等待时间可以最低。在一个实施例中，启用高速缓存一致的numa(ccnuma)系统，该ccnuma系统使用片互连323a-323f来启用图形引擎片310a-310d内的高速缓存控制器之间的通信，以便当多于一个高速缓存存储相同的存储器位置时维持一致的存储器镜像。
102.图形处理引擎集322可与芯片上或封装上结构互连324连接。在一个实施例中，结构互连324包括网络处理器、芯片上网络(noc)、或用于使结构互连324能充当在图形处理器320的部件之间交换数据分组的分组交换型结构互连的另一交换处理器。结构互连324可启用图形引擎片310a-310d与诸如视频编解码器引擎306和一个或多个副本引擎304之类的部件之间的通信。副本引擎304可用于将数据移出存储器设备326a-326d和在图形处理器320外部的存储器(例如，系统存储器)，将数据移入存储器设备326a-326d和在图形处理器320外部的存储器(例如，系统存储器)，并且在存储器设备326a-326d与在图形处理器320外部的存储器(例如，系统存储器)之间移动数据。结构互连324还可与片互连323a-323f中的一个或多个耦合，以促进或增强图形引擎片310a-310d之间的互连。结构互连324还可配置为互连图形处理器320的多个实例(例如，经由主机接口328)，从而实现多个gpu的图形引擎片310a-310d之间的片对片通信。在一个实施例中，多个gpu的图形引擎片310a-310d可以作为单个逻辑设备被呈现给主机系统。
103.图形处理器320可任选地包括显示控制器302，用于启用与显示设备318的连接。图形处理器还可被配置为图形加速器或计算加速器。在加速器配置中，显示控制器302和显示设备318可被省略。
104.图形处理器320可经由主机接口328连接到主机系统。主机接口328可启用图形处理器320、系统存储器和/或其他系统部件之间的通信。主机接口328可以是例如pci express总线或另一类型的主机系统接口。例如，主机接口328可以是nvlink或nvswitch接口。主机接口328和结构互连324可以协作以使图形处理器320的多个实例能充当单个逻辑设备。主机接口328和结构互连324之间的协作还可使各个图形引擎片310a-310d能作为不同的逻辑图形设备呈现给主机系统。
105.图3c图示根据本文中描述的实施例的计算加速器330。计算加速器330可包括与图3b的图形处理器320的架构类似性，并且针对计算加速进行优化。计算引擎集332可包括计算引擎片的集合340a-340d，计算引擎片的集合340a-340d包括针对并行或基于向量的通用计算操作优化的执行逻辑。在一些实施例中，计算引擎片340a-340d不包括固定功能图形处理逻辑，但是在一个实施例中，计算引擎片340a-340d中的一个或多个可包括用于执行媒体加速的逻辑。计算引擎片340a-340d可经由存储器互连325a-325d连接到存储器326a-326d。存储器326a-326d和存储器互连325a-325d可以是与在图形处理器320中类似的技术，或者可以是不同的技术。图形计算引擎片340a-340d还可经由片互连的集合323a-323f被互连，并且可与结构互连324连接和/或通过结构互连324被互连。可经由结构互连324促进跨
片通信。结构互连324(例如，经由主机接口328)还可以促进计算加速器330的多个实例的计算引擎片340a-340d之间的通信。在一个实施例中，计算加速器330包括可被配置为设备范围的高速缓存的大型l3高速缓存336。计算加速器330还能以与图3b的图形处理器320类似的方式经由主机接口328连接到主机处理器和存储器。
106.计算加速器330还可包括集成网络接口342。在一个实施例中，网络接口342包括网络处理器和控制器逻辑，该控制器逻辑使计算引擎集332在无需数据跨越主机系统的存储器的情况下能够通过物理层互连344进行通信。在一个实施例中，计算引擎片340a-340d中的一个由网络处理器逻辑替代，并且要经由物理层互连344传送或接收的数据可直接向存储器326a-326d或从存储器326a-326d传送。计算加速器330的多个实例可经由物理层互连344被结合到单个逻辑设备中。替代地，各计算引擎片340a-340d可被呈现为不同的网络可访问计算加速器设备。图形处理引擎
107.图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(gpe)410是图3a中示出的gpe 310的某个版本，并且还可表示图3b的图形引擎片310a-310d。图4的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。。例如，图示出图3a的3d流水线312和媒体流水线316。媒体流水线316在gpe 410的一些实施例中是任选的，并且可以不显式地被包括在gpe 410内。例如并且在至少一个实施例中，单独的媒体和/或图像处理器被耦合至gpe 410。
108.在一些实施例中，gpe 410与命令流转化器403耦合或包括命令流转化器403，该命令流转化器403将命令流提供给3d流水线312和/或媒体流水线316。替代地或附加地，命令流转化器403可直接地耦合至统一返回缓冲器418。统一返回缓冲器1718可通信地耦合至图形核阵列414。在一些实施例中，命令流转化器403与存储器耦合，该存储器可以是系统存储器、或内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令，并且将这些命令发送至3d流水线312和/或媒体流水线316。这些命令是从环形缓冲器取出的指示，该环形缓冲器存储用于3d流水线312和媒体流水线316的命令。在一个实施例中，环形缓冲器可附加地包括存储批量的多个命令的批量命令缓冲器。用于3d流水线312的命令还可包括对存储在存储器中的数据的引用，这些数据诸如但不限于用于3d流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3d流水线312和媒体流水线316通过经由相应的流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至图形核阵列414来处理命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核(例如，(多个)图形核415a、(多个)图形核415b)的块，每个块包括一个或多个图形核。每个图形核包括图形执行资源的集合，该图形执行资源的集合包括：用于执行图形操作和计算操作的通用和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。
109.在各实施例中，3d流水线312可包括用于通过处理指令并将执行线程分派给图形核阵列414来处理一个或多个着器程序的固定功能和可编程逻辑，这一个或多个着器程序诸如，顶点着器、几何着器、像素着器、片段着器、计算着器、或其他着器和/或gpgpu程序。图形核阵列414提供统一的执行资源块，以供在处理这些着器程序时使
用。图形核阵列414的(多个)图形核415a-415b内的多功能执行逻辑(例如，执行单元)包括对各种3d api着器语言的支持，并且可执行与多个着器相关联的多个同步执行线程。
110.在一些实施例中，图形核阵列414包括用于执行诸如视频和/或图像处理之类的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行的通用计算操作的通用逻辑。通用逻辑可并行地或结合图1的(多个)处理器核107或图2a中的核202a-202n内的通用逻辑来执行处理操作。
111.由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(urb)418中的存储器。urb 418可存储用于多个线程的数据。在一些实施例中，urb 418可用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，urb 418可附加地用于在图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
112.在一些实施例中，图形核阵列414是可缩放的，使得阵列包括可变数量的图形核，每个图形核都具有基于gpe 410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态地可缩放的，使得执行资源可按需被启用或禁用。
113.图形核阵列414与共享功能逻辑420耦合，该共享功能逻辑420包括在图形核阵列中的图形核之间被共享的多个资源。共享功能逻辑420内的共享功能是将专业的补充功能提供给图形核阵列414的硬件逻辑单元。在各实施例中，共享功能逻辑420包括但不限于采样器421逻辑、数学422逻辑和线程间通信(itc)423逻辑。此外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。
114.至少在其中对于给定的专业功能的需求不足以包括在图形核阵列414中的情况下实现共享功能。相反，那个专业功能的单个实例化被实现为共享功能逻辑420中的独立实体，并且在图形核阵列414内的执行资源之间被共享。在图形核阵列414之间被共享并被包括在图形核阵列414内的确切的功能集因实施例而异。在一些实施例中，共享功能逻辑420内的由图形核阵列414广泛使用的特定共享功能可被包括在图形核阵列414内的共享功能逻辑416内。在各个实施例中，图形核阵列414内的共享功能逻辑416可包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内被复制。在一个实施例中，共享功能逻辑420被排除以有利于图形核阵列414内的共享功能逻辑416。执行单元
115.图5a-图5b图示根据本文中所描述的实施例的线程执行逻辑500，该线程执行逻辑500包括在图形处理器核中采用的处理元件的阵列。图5a-图5b的具有与本文中任何其他附图的元件相同的附图标记(或名称)的那些元件能以类似于本文中其他地方描述的任何方式操作或起作用，但不限于此。图5a-图5b图示线程执行逻辑500的概览，该线程执行逻辑500可表示以图2b的每个子核221a-221f图示的硬件逻辑。图5a表示通用图形处理器内的执行单元，而图5b表示可在计算加速器内被使用的执行单元。
116.在一些实施例中，如在图5a中所图示，线程执行逻辑500包括着器处理器502、线程分派器504、指令高速缓存506、包括多个图形执行单元508a-508n的可缩放执行单元阵列、采样器510、共享本地存储器511、数据高速缓存512、以及数据端口514。在一个实施例中，可缩放执行单元阵列可通过基于工作负载的计算要求启用或禁用一个或多个执行单元(例如，图形执行单元508a、508b、508c、508d，一直到508n-1和508n中的任一个)来动态地缩
放。在一个实施例中，所包括的部件经由互连结构被互连，该互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑500包括通过指令高速缓存506、数据端口514、采样器510、以及图形执行单元508a-508n中的一个或多个而到存储器(诸如，系统存储器或高速缓存存储器)的一个或多个连接。在一些实施例中，每个执行单元(例如，508a)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立式可编程通用计算单元。在各实施例中，图形执行单元508a-508n的阵列是可缩放的以包括任何数量的单独执行单元。
117.在一些实施例中，图形执行单元508a-508n主要用于执行着器程序。着器处理器502可处理各种着器程序，并且可经由线程分派器504分派与着器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形流水线和媒体流水线的线程发起请求进行仲裁并在图形执行单元508a-508n中的一个或多个图形执行单元上实例化所请求的线程的逻辑。例如，几何流水线可将顶点着器、曲面细分着器或几何着器分派给线程执行逻辑以用于处理。在一些实施例中，线程分派器504也可处理来自执行着器程序的运行时线程生成请求。
118.在一些实施例中，图形执行单元508a-508n支持包括对许多标准3d图形着器指令的原生支持的指令集，使得以最小的转换执行来自图形库(例如，direct 3d和opengl)的着器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着器)、像素处理(例如，像素着器、片段着器)以及通用处理(例如，计算和媒体着器)。执行单元508a-508n中的每个执行单元都能够进行多发布单指令多数据(simd)执行，并且多线程操作在面对较高等待时间的存储器访问时启用高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关联的独立线程状态。对于能够进行整数操作、单精度浮点操作和双精度浮点操作、能够具有simd分支能力、能够进行逻辑操作、能够进行超越操作和能够进行其他混杂操作的流水线，执行是针对每个时钟多发布的。在等待来自存储器或共享功能中的一个共享功能的数据时，图形执行单元508a-508n内的依赖性逻辑使等待的线程休眠，直到所请求的数据已返回。当等待的线程正在休眠时，硬件资源可致力于处理其他线程。例如，在与顶点着器操作相关联的延迟期间，执行单元可执行针对像素着器、片段着器或包括不同顶点着器的另一类型的着器程序的操作。各实施例可应用以使用利用单指令多线程(simt)的执行，作为对simd的使用的替代，或作为对simd的使用的附加。对simd核或操作的引用也可应用于simt，或应用于simd与simt的组合。
119.图形执行单元508a-508n中的每个执行单元对数据元素的数组进行操作。数据元素的数量是“执行尺寸”、或用于指令的通道的数量。执行通道是用于指令内的数据元素访问、掩码、和流控制的执行的逻辑单元。通道的数量可独立于用于特定图形处理器的物理算术逻辑单元(alu)、浮点单元(fpu)或其他逻辑单元(例如，张量核、光线追踪核等)的数量。在一些实施例中，图形执行单元508a-508n支持整数和浮点数据类型。
120.执行单元指令集包括simd指令。各种数据元素可以作为紧缩数据类型存储在寄存器中，并且执行单元将基于元素的数据尺寸来处理各个元素。例如，当对256位宽的向量进行操作时，向量的256位被存储在寄存器中，并且执行单元将向量操作为四个单独的64位紧缩数据元素(四字(qw)尺寸数据元素)、八个单独的32位紧缩数据元素(双字(dw)尺寸数据元素)、十六个单独的16位紧缩数据元素(字(w)尺寸数据元素)、或三十二个单独的8位数据
元素(字节(b)尺寸数据元素)。然而，不同的向量宽度和寄存器尺寸是可能的。
121.在一个实施例中，可将一个或多个执行单元组合到融合执行单元509a-509n中，该融合执行单元509a-509n具有对于融合eu而言共同的线程控制逻辑(507a-507n)。可以将多个eu融合到eu组中。融合的eu组中的每个eu可以配置成用于执行单独的simd硬件线程。融合的eu组中的eu的数量可以根据实施例而有所不同。此外，可以逐eu地执行各种simd宽度，包括但不限于simd8、simd16和simd32。每个融合图形执行单元509a-509n包括至少两个执行单元。例如，融合执行单元509a包括第一eu 508a、第二eu 508b、以及对于第一eu 508a和第二eu 508b而言共同的线程控制逻辑507a。线程控制逻辑507a控制在融合图形执行单元509a上执行的线程，从而允许融合执行单元509a-509n内的每个eu使用共同的指令指针寄存器来执行。
122.一个或多个内部指令高速缓存(例如，506)被包括在线程执行逻辑500中，以对用于执行单元的线程指令进行高速缓存。在一些实施例中，一个或多个数据高速缓存(例如，512)可被包括以在线程执行期间对线程数据进行高速缓存。在执行逻辑500上执行的线程还可将被显式地管理的数据存储在共享本地存储器511中。在一些实施例中，采样器510被包括，以便为3d操作提供纹理采样，并为媒体操作提供媒体采样。在一些实施例中，采样器510包括专业的纹理或媒体采样功能，以便在将所采样的数据提供给执行单元之前在采样过程期间处理纹理数据或媒体数据。
123.在执行期间，图形流水线和媒体流水线经由线程生成和分派逻辑将线程发起请求发送到线程执行逻辑500。一旦几何对象的组已经被处理并被栅格化为像素数据，着器处理器502内的像素处理器逻辑(例如，像素着器逻辑、片段着器逻辑等)就被调用以进一步计算输出信息，并且使得结果被写入到输出表面(例如，颜缓冲器、深度缓冲器、模版印刷缓冲器等)。在一些实施例中，像素着器或片段着器计算各顶点属性的值，各顶点属性的值将跨经栅格化的对象而被内插。在一些实施例中，着器处理器502内的像素处理器逻辑随后执行应用编程接口(api)供应的像素着器程序或片段着器程序。为了执行着器程序，着器处理器502经由线程分派器504将线程分派给执行单元(例如，508a)。在一些实施例中，着器处理器502使用采样器510中的纹理采样逻辑来访问存储在存储器中的纹理映射中的纹理数据。对纹理数据和输入几何数据的算术操作计算针对每个几何片段的像素颜数据，或丢弃一个或多个像素而不进行进一步处理。
124.在一些实施例中，数据端口514提供存储器访问机制，以供线程执行逻辑500将经处理的数据输出至存储器以便在图形处理器输出流水线上进一步处理。在一些实施例中，数据端口514包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存512)，以便对数据进行高速缓存，以用于经由数据端口进行存储器访问。
125.在一个实施例中，执行逻辑500还可包括可提供光线追踪加速功能的光线追踪器505。光线追踪器505可支持光线追踪指令集，该光线追踪指令集包括用于光线生成的指令/函数。光线追踪指令集可与由图2c中的光线追踪核245支持的光线追踪指令集类似或不同。
126.图5b图示出根据实施例的执行单元508的示例性内部细节。图形执行单元508可包括指令取出单元537、通用寄存器堆阵列(grf)524、架构寄存器堆阵列(arf)526、线程仲裁器522、发送单元530、分支单元532、simd浮点单元(fpu)的集合534，并且在一个实施例中包括专用整数simd alu的集合535。grf 524和arf 526包括与可在图形执行单元508中活跃的
每个同步硬件线程相关联的通用寄存器堆和架构寄存器堆的集合。在一个实施例中，每线程架构状态被维持在arf 526中，而在线程执行期间使用的数据被存储在grf 524中。每个线程的执行状态，包括用于每个线程的指令指针，可以被保存在arf 526中的线程专用寄存器中。
127.在一个实施例中，图形执行单元508具有作为同步多线程(smt)与细粒度交织多线程(imt)的组合的架构。该架构具有模块化配置，该模块化配置可以在设计时基于同步线程的目标数量和每个执行单元的寄存器的数量进行微调，其中跨用于执行多个同步线程的逻辑来划分执行单元资源。可由图形执行单元508执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。
128.在一个实施例中，图形执行单元508可协同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程508的线程仲裁器522可以将指令分派给以下各项中的一项以供执行：发送单元530、分支单元532或(多个)simd fpu 534。每个执行线程可访问grf 524内的128个通用寄存器，其中，每个寄存器可存储可作为具有32位数据元素的simd 8元素向量访问的32个字节。在一个实施例中，每个执行单元线程具有对grf 524内的4个千字节的访问权，但是实施例不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，图形执行单元508被分区为能够独立地执行计算操作的七个硬件线程，但是每个执行单元的线程的数量还可根据实施例而有所不同。在一个实施例中，例如，支持多达16个硬件线程。在其中七个线程可访问4个千字节的实施例中，grf 524可以存储总共28个千字节。其中16个线程可访问4个千字节，grf 524可存储总共64个千字节。灵活的寻址模式可准许对寄存器一起进行寻址，从而建立实际上更宽的寄存器或者表示跨步式矩形块数据结构。
129.在一个实施例中，经由通过消息传递发送单元530执行的“发送”指令来分派存储器操作、采样器操作以及其他较长等待时间的系统通信。在一个实施例中，分支指令被分派给专用分支单元532，以促进simd分散和最终的汇聚。
130.在一个实施例中，图形执行单元508包括用于执行浮点操作的一个或多个simd浮点单元(fpu)534。在一个实施例中，(多个)fpu 534还支持整数计算。在一个实施例中，(多个)fpu 534可以simd执行多达数量m个32位浮点(或整数)操作，或者simd执行多达2m个16位整数或16位浮点操作。在一个实施例中，(多个)fpu中的至少一个提供支持高吞吐量超越数学函数和双精度64位浮点的扩展数学能力。在一些实施例中，8位整数simd alu的集合535也存在，并且可专门优化成用于执行与机器学习计算相关联的操作。
131.在一个实施例中，可以在图形子核分组(例如，子切片)中对图形执行单元508的多个实例的阵列进行实例化。为了可缩放性，产品架构师可以选择每子核分组的执行单元的确切数量。在一个实施例中，执行单元508可跨多个执行通道执行指令。在进一步的实施例中，在图形执行单元508上执行的每个线程可在不同的通道上执行。
132.图6图示根据实施例的附加的执行单元600。执行单元600可以是用于在例如图3c中的计算引擎片340a-340d中使用的计算优化的执行单元，但不限于此。执行单元600的变体也可在图3b中的图形引擎片310a-310d中使用。在一个实施例中，执行单元600包括线程控制单元601、线程状态单元602、指令取出/预取单元603、以及指令解码单元604。执行单元600附加地包括寄存器堆606，该寄存器堆606存储可被指派给执行单元内的硬件线程的寄
存器。执行单元600附加地包括发送单元607和分支单元608。在一个实施例中，发送单元607和分支单元608能以与图5b的图形执行单元508的发送单元530和分支单元532类似的方式操作。
133.执行单元600还包括计算单元610，该计算单元610包括多个不同类型的功能单元。计算单元610可包括alu 611、脉动阵列612和数学单元613。该alu 611包括算术逻辑单元的阵列。alu 611可被配置成用于跨多个处理通路和数据通道并且针对多个硬件和/或软件线程执行64位、32位和16位整数操作和浮点操作。alu 611可同时(例如，在同一时钟周期内)执行整数操作和浮点操作。
134.脉动阵列612包括数据处理单元的宽w且深d的网络，其可用于以脉动方式执行向量或其他数据并行操作。在一个实施例中，脉动阵列612可被配置成用于执行各个矩阵操作，包括点积操作、外积操作、以及一般矩阵-矩阵乘法(gemm)操作。在一个实施例中，脉动阵列612支持16位浮点操作以及8位和4位、2位和二进制整数操作。除了矩阵乘法操作之外，脉动阵列612可被配置成用于加速特定机器学习操作。在此类实施例中，脉动阵列612可配置有对于相对于电气和电子工程师学会(ieee)754格式具有不同数量的尾数位和指数位的bfloat16、(brain浮点)16位浮点格式、或张量浮点32位浮点格式(tf32)的支持。
135.脉动阵列612包括用于加速稀疏矩阵操作的硬件。在一个实施例中，用于输入数据的稀疏区域的乘法操作可以在处理元件级别通过跳过具有零值操作数的乘法操作而被绕过。在一个实施例中，输入矩阵内的稀疏度可以被检测，并且具有已知输出值的操作在被提交给脉动阵列612的处理元件之前可以被绕过。此外，将零值操作数加载到处理元件中可以被绕过，并且处理元件可配置为对非零值输入元素执行乘法。可以利用相关联的解压缩或解码元数据来按压缩(例如，密集)格式生成输出。可以按压缩格式来高速缓存输出。当被写入本地存储器或主机系统存储器时，可以按压缩格式来保持输出。输出也可在被写入本地存储器或主机系统存储器之前被解压缩。
136.在一个实施例中，脉动阵列612包括用于启用对具有压缩表示的稀疏数据的操作的硬件。稀疏矩阵的压缩表示存储非零值和元数据，该元数据标识矩阵内的非零值的位置。示例性压缩表示包括但不限于压缩张量表示，诸如，压缩稀疏行(csr)表示、压缩稀疏列(csc)表示、和压缩稀疏纤维(csf)表示。对压缩表示的支持使得操作能够对按压缩张量格式的输入执行而无需压缩表示被解压缩或解码。在此类实施例中，可仅对非零输入值执行操作，并且所得到的非零输出值可被映射到输出矩阵中。在一些实施例中，还提供对机器专用无损数据压缩格式的硬件支持，这些机器专用无损数据压缩格式当在硬件内传送数据或跨系统总线传送数据时被使用。此类数据可按用于稀疏输入数据的压缩格式被保留，并且脉动阵列612可使用用于经压缩数据的压缩元数据，以使得操作能够仅对非零值执行或使得对于乘法操作能够绕过零数据输入的块。
137.在一个实施例中，数学单元613可被包括以用于以高效的且比alu611更低功率的方式执行数学操作的特定子集。数学单元613可包括可在由其他实施例提供的图形处理引擎的共享功能逻辑中发现的数学逻辑的变体(例如，图4的共享功能逻辑422的数学逻辑420)。在一个实施例中，数学单元613可被配置成用于执行32位和64位浮点操作。
138.线程控制单元601包括用于控制执行单元内的线程的执行的逻辑。线程控制单元601可包括线程仲裁逻辑，该线程仲裁逻辑用于启动、停止以及抢占执行单元600内线程的
执行。线程状态单元602可用于存储用于被指派以在执行单元600上执行的线程的线程状态。将线程状态存储在执行单元600内使得能够在线程变得被阻止或空闲时快速抢占那些线程。指令取出/预取单元603可从较高级别执行逻辑的指令高速缓存(例如，如图5a中的指令高速缓存506)取出指令。指令取出/预取单元603还可基于对当前执行线程的分析来发布对要被加载到指令高速缓存中的指令的预取请求。在一个实施例中，指令解码单元604可用于对要由计算单元执行的指令进行解码。指令解码单元604可被用作次级解码器以将复杂指令解码为组成的微操作。
139.执行单元600附加地包括寄存器堆606，该寄存器堆606可由在执行单元600上执行的硬件线程使用。寄存器堆606中的寄存器可跨用于执行执行单元600的计算单元610内的多个同步线程的逻辑而被划分。可由图形执行单元600执行的逻辑线程的数量不限于硬件线程的数量，并且可将多个逻辑线程指派给每个硬件线程。基于所支持的硬件线程的数量，寄存器堆606的尺寸可因实施例而异。在一个实施例中，可使用寄存器重命名来动态地将寄存器分配给硬件线程。
140.图7是图示根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有按照多种格式的指令的指令集。实线框图示通常被包括在执行单元指令中的组成部分，而虚线包括任选的或被仅包括在指令的子集中的组成部分。在一些实施例中，所描述和图示的图形处理器指令格式700是宏指令，因为它们是供应至执行单元的指令，这与产生自一旦指令被处理就进行的指令解码的微操作相反。因此，单条指令可使硬件执行多个微操作。
141.在一些实施例中，图形处理器执行单元可以原生地支持128位指令格式710的指令。基于所选择的指令、指令选项和操作数数量，64位紧凑指令格式730可用于一些指令。原生的128位指令格式710提供对所有指令选项的访问，而一些选项和操作在64位格式730中受限。64位格式730中可用的原生指令因实施例而异。在一些实施例中，使用索引字段713中的索引值的集合将指令部分地压缩。执行单元硬件基于索引值来引用压缩表的集合，并使用压缩表输出来重构128位指令格式710的原生指令。可以使用其他尺寸和格式的指令。
142.针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素并行地执行每条指令。例如，响应于加法指令，执行单元跨表示纹理元素或图片元素的每个颜通道执行同步加法操作。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714启用对某些执行选项(诸如，通道选择(例如，断言)和数据通道顺序(例如，拌和(swizzle)))的控制。针对128位指令格式710的指令，执行尺寸字段716限制将被并行地执行的数据通道的数量。在一些实施例中，执行尺寸字段716不可用于64位紧凑指令格式730。
143.一些执行单元指令具有多达三个操作数，包括两个源操作数src0720、src1 722以及一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中目的地中的一个是隐式的。数据操纵指令可具有第三源操作数(例如，src2 724)，其中，指令操作码712确定源操作数的数量。指令的最后一个源操作数可以是与指令一起被传递的立即数(例如，硬编码的)值。
144.在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726例如指定使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存
器寻址模式时，由指令中的位直接提供一个或多个操作数的寄存器地址。
145.在一些实施例中，128位指令格式710包括访问/寻址模式字段726，该访问/寻址模式字段726指定指令的寻址模式和/或访问模式。在一个实施例中，访问模式用于限定指令的数据访问对齐。一些实施例支持包括16字节对齐访问模式和1字节对齐访问模式的访问模式，其中，访问模式的字节对齐确定指令操作数的访问对齐。例如，当处于第一模式时，指令可将字节对齐的寻址用于源操作数和目的地操作数，并且当处于第二模式时，指令可将16字节对齐的寻址用于所有的源操作数和目的地操作数。
146.在一个实施例中，访问/寻址模式字段726的寻址模式部分确定指令要使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
147.在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，位4、位5、和位6允许执行单元确定操作码的类型。所示出的确切的操作码分组仅是示例。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效的位(msb)，其中，移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳转(jmp))包括0010xxxxb(例如，0x20)形式的指令。混杂指令组746包括指令的混合，包括0011xxxxb(例如，0x30)形式的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括0100xxxxb(例如，0x40)形式的逐分量的算术指令(例如，加、乘(mul))。并行数学指令组748跨数据通道并行地执行算术操作。向量数学组750包括0101xxxxb(例如，0x50)形式的算术指令(例如，dp4)。向量数学组对向量操作数执行算术，诸如，点积计算。在一个实施例中，所图示的操作码解码740可用于确定执行单元的哪个部分将用于执行经解码的指令。例如，一些指令可被指定为将由脉动阵列执行的脉动指令。其他指令(诸如，光线追踪指令(未示出))可被路由至执行逻辑的切片或分区内的光线追踪核或光线追踪逻辑。图形流水线
148.图8是图形处理器800的另一个实施例的的框图。图8的具有与本文中任何其他附图的元件相同的附图标记(或名称)的元件能以与在本文中其他地方描述的方式类似的任何方式进行操作或起作用，但不限于此。
149.在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器通过至一个或多个控制寄存器(未示出)的寄存器写入、或者经由通过环形互连802发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件(诸如，其他图形处理器或通用处理器)。由命令流转化器803解释来自环形互连802的命令，该命令流转化器803将指令供应至几何流水线820或媒体流水线830的各个部件。
150.在一些实施例中，命令流转化器803引导顶点取出器805的操作，该顶点取出器805从存储器读取顶点数据，并执行由命令流转化器803提供的顶点处理命令。在一些实施例中，顶点取出器805将顶点数据提供给顶点着器807，该顶点着器807对每一个顶点执行
坐标空间变换和照明操作。在一些实施例中，顶点取出器805和顶点着器807通过经由线程分派器831将执行线程分派给执行单元852a-852b来执行顶点处理指令。
151.在一些实施例中，执行单元852a-852b是具有用于执行图形操作和媒体操作的指令集的向量处理器的阵列。在一些实施例中，执行单元852a-852b具有专用于每个阵列或在阵列之间被共享的所附接的l1高速缓存851。高速缓存可以被配置为数据高速缓存、指令高速缓存、或被分区为在不同分区中包含数据和指令的单个高速缓存。
152.在一些实施例中，几何流水线820包括用于执行3d对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程壳体着器811配置曲面细分操作。可编程域着器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着器811的指示下进行操作，并且包含用于基于粗糙的几何模型来生成详细的几何对象集合的专用逻辑，该粗糙的几何模型作为输入被提供给几何流水线820。在一些实施例中，如果不使用曲面细分，则可以绕过曲面细分部件(例如，外壳着器811、曲面细分器813和域着器817)。曲面细分部件可基于从顶点着器807接收的数据进行操作。
153.在一些实施例中，完整的几何对象可由几何着器819经由被分派给执行单元852a-852b的一个或多个线程来处理，或者可以直接行进至裁剪器829。在一些实施例中，几何着器对整个几何对象操作，而不是像在图形流水线的先前的级中那样对顶点或顶点的补片进行操作。如果禁用曲面细分，则几何着器819从顶点着器807接收输入。在一些实施例中，几何着器819是可由几何着器程序编程的，以便在禁用曲面细分单元的情况下执行几何曲面细分。
154.在栅格化之前，裁剪器829处理顶点数据。裁剪器829可以是固定功能裁剪器或具有裁剪和几何着器功能的可编程裁剪器。在一些实施例中，渲染输出流水线870中的栅格化器和深度测试部件873分派像素着器以将几何对象转换为逐像素表示。在一些实施例中，像素着器逻辑被包括在线程执行逻辑850中。在一些实施例中，应用可绕过栅格化器和深度测试部件873，并且经由流出单元823访问未栅格化的顶点数据。
155.图形处理器800具有互连总线、互连结构、或允许数据和消息在处理器的主要部件之间传递的某个其他互连机制。在一些实施例中，执行单元852a-852b和相关联的逻辑单元(例如，l1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858和执行单元852a-852b各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858也可被配置为采样器高速缓存。
156.在一个实施例中，渲染输出流水线870包含栅格化器和深度测试部件873，其将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，栅格化器逻辑包括用于执行固定功能三角形和线栅格化的窗口器/掩码器单元。在一些实施例中，相关联的渲染高速缓存878和深度高速缓存879也是可用的。像素操作部件877对数据执行基于像素的操作，但是在一些实例中，与2d操作相关联的像素操作(例如，利用混合的位块图像传输)由2d引擎841执行，或者在显示时由显示控制器843使用叠加显示平面来代替。在一些实施例中，共享的l3高速缓存875可用于所有的图形部件，从而允许在不使用主系统存储器的情况下共享数据。
157.在一些实施例中，媒体流水线830包括媒体引擎837和视频前端834。在一些实施例
中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将媒体命令发送到媒体引擎837之前处理该媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派给线程执行逻辑850的线程生成功能。
158.在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，该显示引擎840在处理器800外部，并且经由环形互连802、或某个其他互连总线或结构来与图形处理器耦合。在一些实施例中，显示引擎840包括2d引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3d流水线进行操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，该显示设备可以是如在膝上型计算机中的系统集成的显示设备或经由显示设备连接器而附连的外部显示设备。
159.在一些实施例中，几何流水线820和媒体流水线830可配置成用于基于多个图形和媒体编程接口来执行操作，并且不专用于任何一个应用编程接口(api)。在一些实施例中，用于图形处理器的驱动器软件将专用于特定图形或媒体库的api调用转换为可由图形处理器处理的命令。在一些实施例中，为全部来自khronos group的开放图形库(opengl)、开放计算语言(opencl)和/或vulkan图形和计算api提供支持。在一些实施例中，也可以为来自微软公司的direct3d库提供支持。在一些实施例中，可支持这些库的组合。还可以为开源计算机视觉库(opencv)提供支持。如果可进行从未来api的流水线到图形处理器的流水线的映射，则具有兼容3d流水线的未来api也将受到支持。图形流水线编程
160.图9a是图示根据一些实施例的可用于对图形处理流水线进行编程的图形处理器命令格式900的框图。图9b是图示根据实施例的图形处理器命令序列910的框图。图9a中的实线框图示一般被包括在图形命令中的组成部分，而虚线包括任选的或仅被包括在图形命令的子集中的组成部分。图9a的示例性图形处理器命令格式900包括用于标识命令的客户端902、命令操作代码(操作码)904和数据字段906的数据字段。子操作码905和命令尺寸908也被包括在一些命令中。
161.在一些实施例中，客户端902指定图形设备的处理命令数据的客户端单元。在一些实施例中，图形处理器命令解析器检查每一个命令的客户端字段以调整对命令的进一步的处理，并且将命令数据路由至适当的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2d单元、3d单元、和媒体单元。每个客户端单元具有处理命令的对应的处理流水线。一旦由客户端单元接收到命令，客户端单元就读取操作码904以及子操作码905(如果存在)以确定要执行的操作。客户端单元使用数据字段906中的信息来执行命令。针对一些命令，预期显式的命令尺寸908指定命令的尺寸。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的尺寸。在一些实施例中，命令经由双字的倍数被对齐。可使用其他命令格式。
162.图9b中的流程图示示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的某个版本来建立、执行并终止图形操作的集合。仅出于示例目的示出并描述样本命令序列，因为实施例不限于这些特定的命令或者该命令序列。此外，命令可以作为批量的命令在命令序列中被发布，使得图形处理器将以至少部分地并发的方式处理命令序列。
163.在一些实施例中，图形处理器命令序列910能以流水线转储清除命令912开始，以使任何活跃的图形流水线完成用于流水线的当前未决的命令。在一些实施例中，3d流水线922和媒体流水线924不并发地操作。执行流水线转储清除以使活跃的图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将暂停命令处理，直到活跃的绘画引擎完成未决操作并且相关的读高速缓存被无效。任选地，渲染高速缓存中被标记为“脏”的任何数据可以被转储清除到存储器。在一些实施例中，流水线转储清除命令912可用于流水线同步，或可在将图形处理器置于低功率状态之前被使用。
164.在一些实施例中，当命令序列要求图形处理器在流水线之间显式地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前可在执行上下文中仅需要一次流水线选择命令913，除非上下文是发布针对这两条流水线的命令。在一些实施例中，可紧接在经由流水线选择命令913进行的流水线切换之前需要流水线转储清除命令912。
165.在一些实施例中，流水线控制命令914配置用于操作的图形流水线，并且用于对3d流水线922和媒体流水线924编程。在一些实施例中，流水线控制命令914为活跃的流水线配置流水线状态。在一个实施例中，流水线控制命令914用于流水线同步，并且用于在处理批量的命令之前清除来自活跃流水线内的一个或多个高速缓存存储器的数据。
166.在一些实施例中，与返回缓冲器状态916有关的命令用于将用于相应流水线的返回缓冲器的集合配置成用于写入数据。一些流水线操作要求对一个或多个返回缓冲器的分配、选择或配置，在处理期间操作将中间数据写入这一个或多个返回缓冲器中。在一些实施例中，图形处理器可使用一个或多个返回缓冲器以存储输出数据并执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择要用于流水线操作的集合的返回缓冲器的尺寸和数量。
167.命令序列中的其余命令基于用于操作的活跃流水线而不同。基于流水线判定920，命令序列被定制成用于以3d流水线状态930开始的3d流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
168.用于配置3d流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜状态、深度缓冲器状态、以及将在处理3d基元命令之前配置的其他状态变量的3d状态设置命令。这些命令的值至少部分地基于使用中的特定3d api来确定。在一些实施例中，3d流水线状态930命令也能够在将不使用某些流水线元件的情况下选择性地禁用或绕过那些元件。
169.在一些实施例中，3d基元932命令用于提交要由3d流水线处理的3d基元。经由3d基元932命令传递给图形处理器的命令和相关联的参数被转发到图形流水线中的顶点取出功能。顶点取出功能使用3d基元932命令数据来生成多个顶点数据结构。顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3d基元932命令用于经由顶点着器对3d基元执行顶点操作。为了处理顶点着器，3d流水线922将着器执行线程分派给图形处理器执行单元。
170.在一些实施例中，3d流水线922经由执行934命令或事件来触发。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的“去往(go)”或“踢除(kick)”命令来触发执行。在一个实施例中，命令执行使用流水线同步命令以通过图形流水线对命令序列转储清除来触发。3d流水线将执行针对3d基元的几何处
理。一旦操作完成，就对所得到的几何对象进行栅格化，并且像素引擎对所得到的像素进行着。对于那些操作，还可以包括用于控制像素着和像素后端操作的附加命令。
171.在一些实施例中，当执行媒体操作时，图形处理器命令序列910遵循媒体流水线924路径。一般而言，针对媒体流水线924进行编程的特定用途和方式取决于要执行的媒体或计算操作。在媒体解码操作期间，特定的媒体解码操作可被迁移到媒体流水线。在一些实施例中，也可绕过媒体流水线，并且可使用由一个或多个通用处理核提供的资源完全地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(gpgpu)操作的元件，其中，图形处理器用于使用计算着器程序来执行simd向量操作，这些计算着器程序并不明确地与图形基元的渲染相关。
172.在一些实施例中，以与3d流水线922类似的方式来配置媒体流水线924。将用于配置媒体流水线状态940的命令的集合分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态940的命令包括用于配置将用于处理媒体对象的媒体流水线元件的数据。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态940的命令还支持使用指向包含批量的状态设置的“间接”状态元素的一个或多个指针。
173.在一些实施例中，媒体对象命令942供应指向用于由媒体流水线处理的媒体对象的指针。媒体对象包括存储器缓冲器，该存储器缓冲器包含要处理的视频数据。在一些实施例中，，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，就经由执行命令944或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。随后可通过由3d流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式配置和执行gpgpu操作。图形软件架构
174.图10图示根据一些实施例的用于数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3d图形应用1010、操作系统1020以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
175.在一些实施例中，3d图形应用1010包含一个或多个着器程序，这一个或多个着器程序包括着器指令1012。着器语言指令可以采用高级着器语言，诸如，direct3d的高级着器语言(hlsl)、opengl着器语言(glsl)，等等。应用还包括采用适于由通用处理器核1034执行的机器语言的可执行指令1014。应用还包括由顶点数据限定的图形对象1016。
176.在一些实施例中，操作系统1020是来自微软公司的操作系统1020是来自微软公司的操作系统、专属的类unix操作系统、或使用linux内核的变体的开放源类unix操作系统。操作系统1020可支持图形api 1022，诸如，direct3d api、opengl api或vulkan api。当direct3d api在使用中时，操作系统1020使用前端着器编译器1024以将采用hlsl的任何着器指令1012编译成较低级的着器语言。编译可以是即时(jit)编译，或者应用可执行着器预编译。在一些实施例中，在3d图形应用1010的编译期间，高级着器可被编译为低级着器。在一些实施例中，着器指令1012以中间形式提供，该中间形式诸如，由vulkan api使用的标准
便携式中间表示(spir)的某个版本。
177.在一些实施例中，用户模式图形驱动器1026包含后端着器编译器1027以将着器指令1012编译为硬件专用表示。当opengl api在使用中时，将采用glsl高级语言的着器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032通信以分派命令和指令。ip核实现方式
178.至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，该机器可读介质表示和/或限定集成电路(诸如，处理器)内的逻辑。例如，机器可读介质可包括表示处理器内的各种逻辑的指令。当由机器读取时，指令可使机器制造用于执行本文所描述的技术的逻辑。此类表示(被称为“ip核”)是集成电路的逻辑的可重复使用单元，这些可重复使用单元可以作为描述集成电路的结构的硬件模型而被存储在有形的、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各客户或制造设施。可以制造集成电路，使得电路执行与本文中描述的实施例中的任一实施例相关联地描述的操作。
179.图11a是图示根据实施例的可用于制造集成电路以执行操作的ip核开发系统1100的框图。ip核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，soc集成电路)的模块化、可重复使用的设计。设计设施1130可生成采用高级编程语言(例如，c/c++)的ip核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证ip核的行为。仿真模型1112可包括功能仿真、行为仿真和/或时序仿真。随后可从仿真模型1112创建或合成寄存器传输级(rtl)设计1115。rtl设计1115是对硬件寄存器之间的数字信号的流进行建模的集成电路(包括使用建模的数字信号来执行的相关联的逻辑)的行为的抽象。除了rtl设计1115之外，还可创建、设计或合成逻辑级或晶体管级的较低级别设计。由此，初始设计和仿真的特定细节可有所不同。
180.可由设计设施进一步将rtl设计1115或等效方案合成到硬件模型1120中，该硬件模型1120可以采用硬件描述语言(hdl)或物理设计数据的某种其他表示。可以进一步仿真或测试hdl以验证ip核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储ip核设计以用于递送至第三方制造设施1165。替代地，可通过有线连接1150或无线连接1160(例如，经由互联网)来传送ip核设计。制造设施1165随后可制造至少部分地基于ip核设计的集成电路。所制造的集成电路可被配置成用于执行根据本文中描述的至少一个实施例的操作。
181.图11b图示根据本文所述的一些实施例的集成电路封装组件1170的横截面侧视图。集成电路封装组件1170图示如本文中所描述的一个或多个处理器或加速器设备的实现方式。封装组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器或其他加速器设备中的任一者的一个或多个部分。每个逻辑单元1172、1174可实现在半导体管芯内，并且经由互连组织1173与衬底1180耦合。互连组织1173可被配置成用于在逻辑1172、1174与衬底1180之间路由电信号，并且可包括互连，该互连诸如但不限于凸块或支柱。在一些实施例中，互连组织1173可被配置成路由电信号，诸如
例如，与逻辑1172、1174的操作相关联的输入/输出(i/o)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。衬底1180可包括其他实施例中的其他合适类型的衬底。封装组件1170可经由封装互连1183连接到其他电气设备。封装互连1183可耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如主板、其他芯片组或多芯片模块。
182.在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，该桥接器1182被配置成用于在逻辑1172与逻辑1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连组织。桥接器1182可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上，以提供逻辑1172与逻辑1174之间的芯片-芯片连接。
183.尽管图示了两个逻辑单元1172、1174和桥接器1182，但是本文中所描述的实施例可包括在一个或多个管芯上的更多或更少的逻辑单元。这一个或多个管芯可以由零个或更多个桥接器连接，因为当逻辑被包括在单个管芯上时，可以排除桥接器1182。替代地，多个管芯或逻辑单元可以由一个或多个桥接器连接。此外，多个逻辑单元、管芯和桥接器可按其他可能的配置(包括三维配置)被连接在一起。
184.图11c图示封装组件1190，该封装组件1190包括连接到衬底1180的多个单元的硬件逻辑小芯片。如本文中所描述的图形处理单元、并行处理器和/或计算加速器可由分开制造的各种硅小芯片组成。在该上下文中，小芯片是至少部分地被封装的集成电路，该至少部分地被封装的集成电路包括可与其他小芯片一起被组装到更大的封装中的不同的逻辑单元。具有不同ip核逻辑的各种集合的小芯片可被组装到单个器件中。此外，小芯片可使用有源中介层(interposer)技术而被集成到基础管芯或基础小芯片中。本文中描述的概念启用gpu内的不同形式的ip之间的互连和通信。ip核可使用不同的工艺技术来制造并在制造期间被构成，这避免了尤其是对于具有若干风格的ip的大型soc的将多个ip汇聚到同一制造工艺的复杂性。允许使用多种工艺技术改善了上市时间，并提供具有成本效益的方法来创建多个产品sku。此外，分解的ip更易修改以被独立地功率门控，对于给定工作负载不在使用中的部件可被关断，从而降低总功耗。
185.在各实施例中，封装组件1190可包括由结构1185和/或一个或多个桥接器1187互连的部件和小芯片。封装组件1190内的小芯片可具有使用芯片-晶片-衬底(chip-on-wafer-on-substrate)堆叠的2.5d布置，其中，多个管芯并排地堆叠在硅中介层1189上，该硅中介层1189将小芯片与衬底1180耦合。衬底1180包括至封装互连1183的电气连接。在一个实施例中，硅中介层1189是无源中介层，其包括硅通孔(tsv)以将封装组件1190内的小芯片电气地耦合至衬底1180。在一个实施例中，硅中介层1189是有源中介层，该有源中介层除tsv外还包括嵌入式逻辑。在此类实施例中，封装组件1190内的小芯片使用3d面对面管芯堆叠被布置在有源中介层1189的顶部上。有源中介层1189除互连结构1185和硅桥接器1187外还可包括用于i/o 1191的硬件逻辑、高速缓存存储器1192和其他硬件逻辑1193。结构1185启用各中逻辑小芯片1172、1174与有源中介层1189内的逻辑1191、1193之间的通信。结构1185可以是在封装组件的部件之间交换数据分组的noc互连或另一形式的分组交换型结构。对于复杂组件，结构1185可以是启用封装组件1190的各硬件逻辑之间的通信的专用小芯片。
186.有源中介层1189内的桥接器组织1187可用于促进例如逻辑或i/o小芯片1174与存
储器小芯片1175之间的点对点互连。在一些实现方式中，桥接器组织1187还可被嵌入在衬底1180内。硬件逻辑小芯片可包括专用硬件逻辑小芯片1172、逻辑或i/o小芯片1174、和/或存储器小芯片1175。硬件逻辑小芯片1172以及逻辑或i/o小芯片1174可以至少部分地实现在可配置逻辑或固定功能逻辑硬件中，并且可包括本文中描述的(多个)处理器核、(多个)图形处理器、并行处理器或其他加速器设备中的任一个的一个或多个部分。存储器小芯片1175可以是dram(例如，gddr、hbm)存储器或高速缓存(sram)存储器。有源中介层1189(或衬底1180)内的高速缓存存储器1192可充当用于封装组件1190的全局高速缓存，充当分布式全局高速缓存的部分，或充当用于结构1185的专用高速缓存。
187.每个小芯片可被制造为单独的半导体管芯，并且可与基础管芯耦合，该基础管芯嵌入在衬底1180内或与衬底1180耦合。与衬底1180的耦合可经由互连组织1173来执行。互连组织1173可被配置成用于在衬底1180内的各种小芯片与逻辑之间路由电信号。互连组织1173可包括互连，诸如但不限于凸块或支柱。在一些实施例中，互连组织1173可被配置成用于路由电信号，诸如例如，与逻辑、i/o和存储器小芯片的操作相关联的输入/输出(i/o)信号和/或功率或接地信号。在一个实施例中，附加的互连组织将有源中介层1189与衬底1180耦合。
188.在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，衬底1180可包括其他合适类型的衬底。封装组件1190可经由封装互连1183连接到其他电气设备。封装互连1183可耦合至衬底1180的表面以将电信号路由到其他电气设备，诸如，主板、其他芯片组或多芯片模块。
189.在一些实施例中，逻辑或i/o小芯片1174和存储器小芯片1175可经由桥接器1187被电耦合，该桥接器1187被配置成用于在逻辑或i/o小芯片1174与存储器小芯片1175之间路由电信号。桥接器1187可以是为电信号提供路由的密集互连组织。桥接器1187可包括由玻璃或合适的半导体材料构成的桥接器衬底。电路由特征可形成在桥接器衬底上以提供逻辑或i/o小芯片1174与存储器小芯片1175之间的芯片-芯片连接。桥接器1187还可被称为硅桥接器或互连桥接器。例如，在一些实施例中，桥接器1187是嵌入式多管芯互连桥接器(emib)。在一些实施例中，桥接器1187可简单地是从一个小芯片到另一小芯片的直接连接。
190.图11d图示根据实施例的包括可互换小芯片1195的封装组件1194。可互换小芯片1195可被组装到一个或多个基础小芯片1196、1198上的标准化插槽中。基础小芯片1196、1198可经由桥接器互连1197被耦合，该桥接器互连1197可与本文中描述的其他桥接器互连类似，并且可以是例如emib。存储器小芯片也可经由桥接器互连被连接到逻辑或i/o小芯片。i/o和逻辑小芯片可经由互连结构进行通信。基础小芯片各自都能以用于逻辑或i/o或存储器/高速缓存中的一者的标准化格式来支持一个或多个插槽。
191.在一个实施例中，sram和功率递送电路可被制造到基础小芯片1196、1198中的一个或多个中，基础小芯片1196、1198可使用相对于可互换小芯片1195不同的工艺技术来制造，可互换小芯片1195堆叠在基础小芯片的顶部上。例如，可使用较大工艺技术来制造基础小芯片1196、1198，同时可使用较小工艺技术来制造可互换小芯片。可互换小芯片1195中的一个或多个可以是存储器(例如，dram)小芯片。可基于针对使用封装组件1194的产品的功率和/或性能来为封装组件1194选择不同的存储器密度。此外，可在组装时基于针对产品的功率和/或性能来选择具有不同数量的类型的功能单元的逻辑小芯片。此外，可将包含具有
不同类型的ip逻辑核的小芯片插入到可互换小芯片插槽中，从而启用可混合并匹配不同技术的ip块的混合式处理器设计。示例性芯片上系统集成电路
192.图12-图13b图示根据本文所描述的各个实施例的可使用一个或多个ip核制造的示例性集成电路和相关联的图形处理器。除了所图示的内容之外，还可包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
193.图12是图示根据实施例的可使用一个或多个ip核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，cpu)、至少一个图形处理器1210，并且可附加地包括图像处理器1215和/或视频处理器1220，图像处理器1215和视频处理器1220中的任一者可以是来自相同的设计设施或多个不同的设计设施的模块化ip核。集成电路1200包括外围或总线逻辑，包括usb控制器1212、uart控制器1230、spi/sdio控制器1235和i2s/i2c控制器1240。此外，集成电路可包括显示设备1245，该显示设备1245耦合至高清晰度多媒体接口(hdmi)控制器1250和移动行业处理器接口(mipi)显示接口1255中的一个或多个。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以获得对sdram或sram存储器设备的访问。一些集成电路附加地包括嵌入式安全引擎1270。
194.图13a-图13b是图示根据本文中所描述的实施例的用于在soc内使用的示例性图形处理器的框图。图13a图示根据实施例的可以使用一个或多个ip核来制造的芯片上系统集成电路的示例性图形处理器1310。图13b图示根据实施例的可以使用一个或多个ip核来制造的芯片上系统集成电路的附加的示例性图形处理器1340。图13a的图形处理器1310是低功率图形处理器核的示例。图13b的图形处理器1340是较高性能的图形处理器核的示例。图形处理器1310和图形处理器1340中的每个图形处理器可以是图12的图形处理器1210的变体。
195.如图13a中所示，图形处理器1310包括顶点处理器1305和一个或多个片段处理器1315a-1315n(例如，1315a、1315b、1315c、1315d，一直到1315n-1和1315n)。图形处理器1310可以经由单独的逻辑执行不同的着器程序，使得顶点处理器1305被优化以执行用于顶点着器程序的操作，而一个或多个片段处理器1315a-1315n执行用于片段或像素着器程序的片段(例如，像素)着操作。顶点处理器1305执行3d图形流水线的顶点处理级，并生成基元和顶点数据。(多个)片段处理器1315a-1315n使用由顶点处理器1305生成的基元数据和顶点数据来产生被显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315a-1315n被优化以执行如在opengl api中提供的片段着器程序，这些片段着器程序可以用于执行与如在direct 3d api中提供的像素着器程序类似的操作。
196.图形处理器1310附加地包括一个或多个存储器管理单元(mmu)1320a-1320b、(多个)高速缓存1325a-1325b以及(多个)电路互连1330a-1330b。这一个或多个mmu 1320a-1320b为图形处理器1310(包括为顶点处理器1305和/或(多个)片段处理器1315a-1315n)提供虚拟到物理地址映射，除了存储在一个或多个高速缓存1325a-1325b中的顶点数据或图像/纹理数据之外，该虚拟到物理地址映射还可以引用存储在存储器中的顶点数据或图像/纹理数据。在一个实施例中，一个或多个mmu 1320a-1320b可以与系统内的其他mmu同步，使得每个处理器1205-1220可以参与共享或统一的虚拟存储器系统，系统内的其他mmu包括与
图12的一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个mmu。根据实施例，一个或多个电路互连1330a-1330b使得图形处理器1310能够经由soc的内部总线或经由直接连接来与soc内的其他ip核对接。
197.如图13b中所示，图形处理器1340包括图13a的图形处理器1310的一个或多个mmu 1320a-1320b、高速缓存1325a-1325b和电路互连1330a-1330b。图形处理器1340包括一个或多个着器核1355a-1355n(例如，1355a、1355b、13555c、1355d、1355e、1355f，一直到1355n-1和1355n)，其提供统一的着器核架构，其中，单个核或单个类型的核可执行所有类型的可编程着器代码，包括用于实现顶点着器、片段着器和/或计算着器的着器程序代码。统一着器核架构还可配置成用于执行直接编译的高级gpgpu程序(例如，cuda)。存在的着器核的确切数量可以因实施例和实现方式而异。此外，图形处理器1340包括核间任务管理器1345，该核间任务管理器1345充当用于将执行线程分派给一个或多个着器核1355a-1355n的线程分派器和用于加速对基于片的渲染的分片操作的分片单元1358，在基于片的渲染中，针对场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。对执行获得指数指令、获得尾数指令和缩放指令的原生支持
198.由于由在gpu的着器执行单元内实现的现有融合乘加(fma)执行单元的硬件逻辑执行的各种功能(例如，从源操作数中提取相应的指数部分和相应的尾数部分、移位、舍入、前导零检测和加法)适用于获得指数指令、获得尾数指令和缩放指令的结果或中间结果，因此在实施例中，此类现有的硬件逻辑可(例如，利用正规化逻辑、整数到浮点转换逻辑、浮点到整数转换逻辑和多路复用器)被重用和被补充，以允许经修改的fma执行单元被配置成用于基于所讨论的指令的操作码来执行这些新指令中的一条或多条或fma指令。
199.例如，附加的硬件逻辑可被添加到现有的fma硬件逻辑中，以促进对可操作以提取输入浮点数的指数的单精度获得指数指令和双精度获得指数指令(例如sp_getexp和dp_getexp)的原生执行。输入浮点数能以ieee 754格式编码/表示。例如，对输入浮点数进行编码的位的第一部分(例如，1位)可以表示输入浮点数的符号，位的第二部分(例如，取决于精度，8位或11位)可以表示输入浮点数的指数，并且位的第三部分(例如，取决于精度，23位或52位)可以表示输入浮点数的尾数。获得指数指令能以具有单个源操作数和单个目的地操作数的指令的形式表示，其中执行获得指数指令的结果将目的地操作数设置为源操作数的指数部分。
200.根据一个实施例，在gpu的着器执行单元的fpu处接收获得指数指令。获得指数指令可以指定以浮点格式表示的源操作数和目的地操作数。获得指数指令可以在fpu的fma执行单元(例如，如下文参考图15所述)上执行。如下面进一步详细描述的，在一些示例中，特殊情形源操作数值(例如，非数(nan)、正/负无穷大(+/-inf)和零)可以绕过fma执行单元的主数据流。例如，可在fma执行单元的预处理级中检测到多个特殊情形，并且可生成与所讨论的特殊情形相对应的特殊输出。当不涉及特殊情形时，可获得源操作数的经偏置指数的无偏置表示的整数值。然后，该无偏置表示可被转换为浮点数，并且目的地操作数可被设置为浮点数。下面参考图16进一步描述fma执行单元对获得指数指令的原生执行的非限制性示例。
201.除了对获得指数指令和/或缩放指令的支持之外或者作为对获得指数指令和/或
缩放指令的支持的替代，还可以将附加硬件逻辑添加到现有的fma硬件逻辑，以促进单精度获得尾数指令和双精度获得尾数指令(例如，sp_getmant和dp_getmant)的原生执行，单精度获得尾数指令和双精度获得尾数指令可操作以输出(例如，以ieee 754格式表示的)输入浮点数的尾数部分。获得尾数指令能以具有两个源操作数并具有目的地操作数的指令的形式表示，其中执行获得尾数指令的结果将目的地操作数设置为第一源操作数的尾数部分。在一些实施例中，控制信息可在第二源操作数内被编码，以辅助确定要使用的正规化间隔和目的地操作数的符号。
202.根据一个实施例，在gpu的着器执行单元的fpu处接收获得尾数指令。获得指数指令可以指定以浮点格式表示的第一源操作数和目的地操作数。获得指数指令还可以包括例如包含在获得指数指令的第二源操作数中的多个控制位。获得尾数指令可以在fpu的fma执行单元(例如，如下文参考图17所描述)上执行。如下面进一步详细描述的，在一些示例中，第一源操作数值的特殊情形(例如，nan、+/-inf和+/-0)可以绕过fma执行单元的主数据流。例如，可在fma执行单元的预处理级中检测到多个特殊情形，并且可生成与所讨论的特殊情形相对应的特殊输出。当不涉及特殊情形时，目的地操作数的尾数部分可被设置为第一源操作数的尾数部分。目的地操作数的指数部分可基于在控制信息内编码的正规化间隔和第一源操作数的无偏置指数值来选择性地设置为偏置值或偏置值减1。目的地操作数的符号部分可基于在控制信息内编码的符号控制来选择性地设置。下面参考图18进一步描述fma执行单元对获得尾数指令的原生执行的非限制性示例。
203.除了对获得指数指令和/或获得尾数指令的支持之外或者作为对获得指数指令和/或获得尾数指令的支持的替代，还可以将附加硬件逻辑添加到现有的fma硬件逻辑，以促进单精度缩放指令和双精度缩放指令(例如，sp_scalef和dp_scalef)的原生执行，单精度缩放指令和双精度缩放指令可操作以输出按2的幂缩放的(例如，以ieee 754格式表示的)输入浮点值。缩放指令能以具有两个源操作数并具有目的地操作数的指令的形式表示，其中执行缩放指令的结果将目的地操作数设置为表示第一源操作数乘以2的第二源操作数次幂的浮点值。
204.根据一个实施例，在gpu的着器执行单元的fpu处接收缩放指令。缩放指令可以指定以浮点格式表示的第一源操作数、第二源操作数和目的地操作数。缩放指令可以在fpu的fma执行单元(例如，如下文参考图19所述)上执行。如下面进一步详细描述的，在一些示例中，第一源操作数值和第二源操作数值的特殊情形(例如，其中一者或两者是nan、+/-inf、非正规的、正规的和/或+/-0)可以绕过fma执行单元的主数据流。例如，可在fma执行单元的预处理级中检测到多个特殊情形，并且可生成与所讨论的特殊情形相对应的特殊输出。当不涉及特殊情形时，可通过从第一源操作数中提取尾数部分生成临时尾数。临时整数值可通过将第二源操作数转换为整数格式来生成。临时指数可通过将第一源操作数的指数部分添加到临时整数值来生成。最后，目的地操作数可通过对临时尾数和临时指数应用fma执行单元的上溢/下溢逻辑和舍入逻辑来设置。下面参考图20进一步描述fma执行单元对缩放指令的原生执行的非限制性示例。
205.图14是根据实施例的着器执行单元1400的框图。在本示例的上下文中，着器执行单元1400(例如，图2b的着器处理器227a-227f中的一个或图5a的着器处理器502)包括指令缓冲器1410、解码器1420、仲裁器1430和各个流水线，这些流水线包括fpu流水线
1440(例如，图5b的fpu 534)。gpu着器指令(例如，原生地被支持的机器级指令)可以从指令高速缓存中取出，并且被存储在指令缓冲器1410中。gpu着器指令的非限制性示例包括单精度和/或双精度浮点指令，该单精度和/或双精度浮点指令可操作以支持超越函数(例如，对数运算和指数运算)和/或数学函数(例如，商和乘积近似)的软件仿真例如在减少的机器级指令、执行时间和/或准确性方面的改善的性能。
206.根据一个实施例，在对指令进行解码之后，仲裁器1430将表示fpu指令的那些指令分派给fpu流水线1440，其中获得指数指令、获得尾数指令和缩放指令中的一者或多者可以如下面进一步描述的那样原生地执行。fpu流水线1440可以包括多个处理通道(例如，16个通道)，这些通道可以同时针对多个硬件和/或软件线程执行fpu指令，从而允许着器执行单元1400针对同一指令产生多个(例如，16个)输出。在一个实施例中，fpu流水线1440的每个通道包括相同的硬件逻辑。下面参考图15、图17和图19描述fpu流水线1440的通道的融合乘加(fma)执行单元的各种非限制性示例。获得指数指令
207.图15是根据实施例的带有修改以用于支持获得指数指令的执行的融合乘加(fma)执行单元1500的框图。根据一个实施例，获得指数指令(例如，sp_getexp或dp_getexp)在指令的源操作数(例如，src0)内提取输入浮点数的指数，并将该指数作为浮点数输出到指令的目的地操作数(例如，dst)。获得指数指令的功能可表示为：对于所有输入，getexp(src0)＝floor(log2(|src0|))，其中src0是输入浮点数。在一个实施例中，为了促进针对一个或多个超越函数和/或数学函数的无分支软件仿真算法的发展，传统上在软件仿真算法内利用特殊路径(例如，分支)处置的此类函数的特殊情形输入可替代地由fma执行单元处置，该fma执行单元根据(以下)表1为对应的特殊情形输出适当的结果。表1：针对输入操作数值的特殊情形的获得指数结果针对输入操作数值的特殊情形的获得指数结果
208.在本示例的上下文中，现有fma执行单元的硬件逻辑利用未填充的块来描绘，并且添加到fma执行单元1500或从fpu流水线内的其他地方重用以支持获得指数指令的硬件逻辑被描绘为灰填充的块。fma执行单元的当前实现方式能够接收浮点格式的三个源操作数(例如a、b和c)，并同时执行乘法和加法(例如，mad)指令以输出表示第一源操作数(例如，a)与第二源操作数(例如，b)的乘积和第三源操作数(例如，c)的总和的浮点结果(例如a*b+c)。为了支持乘法和加法指令，现有的fma执行单元包括用于提取三个源操作数(例如，a.exp、b.exp、c.exp、a.mant、b.mant和c.mant)的相应指数部分和相应尾数部分的硬件逻辑(例如，预处理逻辑1510)。
209.在本示例中，现有的fma执行单元的硬件逻辑可(例如，利用正规化逻辑1520、整数到浮点转换逻辑1540和多路复用器1530a-1530c)被重用和补充，以允许fma执行单元1500对单个源操作数(例如，a)进行操作以经由out.exp输出目的地操作数的指数部分并且经由out.mant输出目的地操作数的尾数部分作为由较粗的线条图示的主数据流的结果。
210.在一个实施例中，除了执行尾数提取和指数提取之外，预处理逻辑1510还执行对(上文)表1中说明的特殊情形输入的检测和处置。例如，当源操作数被确定为多种特殊情形中的一种时，预处理逻辑1510可以绕过fma执行单元1500的主数据流，并且将目的地操作数设置为与所讨论的特殊情形相对应的结果。同时，非特殊情形的输入(即，当0《|src0|《inf时)经由主数据流进行处理。
211.在本示例的上下文中，当源操作数为非正规时，正规化逻辑1520可操作以执行正规化。例如，正规化逻辑1520可既接收源操作数的指数部分又接收源操作数的尾数部分，并且输出正规化形式的浮点数，然后经偏置的指数可被提取，并且可从经偏置的指数中减去偏置值以产生无偏置指数(例如，a.unbiased(a.无偏置))。在一个实施例中，指数在内部以2补码整数格式表示，该2补码整数格式可以通过整数到浮点转换逻辑1540转换为浮点数。
212.图16是图示根据实施例的对获得指数指令的处理的流程图。在框1610处，在着器执行单元(例如，着器执行单元1400)的浮点单元处接收获得指数指令。根据一个实施例，作为由对应库函数对对数运算或除法运算进行软件仿真的结果，获得指数指令可由fma执行单元(例如，fma执行单元1500)接收。在图22中描绘了用于对数运算的无分支仿真算法的非限制性示例。
213.在决策框1620处，确定获得指数指令的源操作数是否表示多种特殊情形中的一种。如果是，则对获得指数指令的执行以框1630继续进行；否则，对获得指数指令的执行以框1640继续进行。在一个实施例中，在fma执行单元的预处理级(例如，预处理逻辑1510)内执行对特殊情形(例如，表1中列出的那些情形)的检测。
214.在框1630处，由获得指数指令指定的目的地操作数被设置为与所讨论的特殊情形相对应的值。根据一个实施例，响应于检测到源操作数是特殊情形中的一种，预处理级也处置该特殊情形。例如，对于表1中列出的那些输入操作数值，fma执行单元的预处理级可以绕过fma执行单元的主数据流，并使目的地操作数被设置为表1中的对应结果。以此方式，与此类特殊输入相关的特殊情形处理(例如，分支)不需要由库函数执行，从而减少指令的数量并增加库函数的性能。
215.在框1640处，获得源操作数的经偏置的指数的无偏置表示的整数值。例如，在图15的上下文中，a.unbiased可以作为正规化逻辑1520以正规化形式输出源操作数的结果而获得，在此之后可以提取经偏置的指数，并且可以从经偏置的指数中减去偏置值以产生无偏置指数(例如，a.unbiased)。在一个实施例中，指数在内部以2补码整数格式表示。
216.在框1650处，无偏置表示被转换为浮点数。例如，整数到浮点转换逻辑(例如，整数到浮点转换逻辑1540)可以将无偏置表示从2补码整数格式转换为浮点表示。
217.在框1660处，目的地操作数被设置为(例如，由整数到浮点转换逻辑输出的)浮点数。
218.虽然在本示例的上下文中以及在随后的流程图的上下文中包括了多个所枚举的块，但是应理解，实施例可以在所枚举的块之前、之后和/或之间包括附加的块。类似地，在
一些实施例中，所枚举的块中的一个或多个块可以被省略或以不同的顺序被执行。获得尾数指令
219.图17是根据实施例的带有修改以用于支持获得尾数指令的执行的fma执行单元1700的框图。根据一个实施例，获得尾数指令(例如，sp_getmant或dp_getmant)将源操作数内的输入浮点数的尾数部分以浮点格式输出到目的地操作数。获得尾数操作可以是双源操作，其中第一源操作数(例如，src0)是针对其尾数应当被提取的输入浮点数，并且第二源操作数(例如，src1)具有用于确定正规化间隔和符号的控制位。在一个实施例中，控制信息的(例如，包含在src1内)两个位可用于对符号控制(例如，signctrl[1:0])进行编码，并且控制信息的两个位可用于对正规化间隔(例如，interval[1:0])进行编码。获得尾数指令的功能可被表示为getmant(src0,interval,signctrl)＝+/-2k|x.signand|，其中x.signand是src0的、具有前导1的尾数，并且1.0《＝|x.signand|《2.0。经偏置的指数k取决于由正规化间隔控制位定义的间隔范围以及src0的指数是偶数还是奇数。结果的符号由signctrl和src0的符号确定。信号位可以表示有效数的最高有效位(例如，前导1之后的第一小数位)。因此，当信号位为0时，1.0《＝|x.signand|《1.5；并且当信号位为1时，1.5《＝|x.signand|《2.0。
[0220]
根据一个实施例，经偏置的指数k可根据(如下)表2确定。表2：基于正规化间隔和条件的经偏置的指数k和输出范围基于正规化间隔和条件的经偏置的指数k和输出范围
[0221]
根据一个实施例，结果的符号(输出符号)可以根据(以下)表3来确定。表3：基于signctrl的输出符号
[0222]
根据一个实施例，特殊输入根据(以下)表4来处置。表4：特殊情形输入的结果特殊情形输入的结果
[0223]
在本示例的上下文中，现有fma执行单元的硬件逻辑利用未填充的块来描绘，并且添加到fma执行单元1500或从fpu流水线内的其他地方重用以支持获得尾数指令的硬件逻辑被描绘为灰填充的块。
[0224]
在本示例中，现有的fma执行单元的硬件逻辑可(例如，利用正规化逻辑1720和多
路复用器1730a-1730c)被重用和补充，以允许fma执行单元1700对单个源操作数(例如，a)进行操作以经由out.mant输出目的地操作数的尾数部分作为由较粗的线条图示的主数据流的结果。
[0225]
在一个实施例中，除了执行尾数提取之外，预处理逻辑1710还执行对(上文)表4中说明的特殊情形输入的检测和处置。例如，当源操作数被确定为多种特殊情形中的一种时，预处理逻辑1710可以绕过fma执行单元1700的主数据流，并且将目的地操作数设置为与所讨论的特殊情形相对应的结果。同时，非特殊情形的输入(即，当0《|src0|《inf)经由主数据流进行处理。
[0226]
在本示例的上下文中，正规化逻辑1720在源操作数为非正规时可操作以执行正规化，以便以1.xxxxx的形式对尾数进行格式化。例如，正规化逻辑1720可以既接收源操作数的指数部分又接收源操作数的尾数部分，并且以正规化形式输出浮点数，然后可以选择性地绕过从正规化逻辑1720输出的尾数或源操作数的尾数而到达out.mant。
[0227]
基于指令定义，预处理逻辑1710可以根据例如如表2所示的控制信息(例如，正规化间隔)和源操作数的无偏置指数值将out.exp设置为偏置值或偏置值-1。附加地，预处理逻辑1710可以基于例如如表3所示的控制信息(例如，signctrl的值)选择性地设置表示目的地操作数的符号的位(例如，out.sign)。
[0228]
图18是图示根据实施例的对获得尾数指令的处理的流程图。在框1810处，在着器执行单元(例如，着器执行单元1400)的浮点单元处接收获得尾数指令。根据一个实施例，作为由对应库函数对于对数运算或除法运算进行软件仿真的结果，获得尾数指令可由fma执行单元(例如，fma执行单元1700)接收。在图22中描绘了用于对数运算的无分支仿真算法的非限制性示例。
[0229]
在决策框1820处，确定获得尾数指令的源操作数是否表示多种特殊情形中的一种。如果是，则对获得尾数指令的执行以框1830继续进行；否则，对获得尾数指令的执行以框1840继续进行。在一个实施例中，在fma执行单元的预处理级(例如，预处理逻辑1710)内执行对特殊情形(例如，表4中列出的那些情形)的检测。
[0230]
在框1830处，由获得尾数指令指定的目的地操作数被设置为与所讨论的特殊情形相对应的值。根据一个实施例，响应于检测到源操作数是特殊情形中的一种，预处理级也处置该特殊情形。例如，对于表4中列出的那些输入操作数值，fma执行单元的预处理级可以绕过fma执行单元的主数据流，并使目的地操作数被设置为表4中的对应结果。以此方式，与此类特殊输入相关的特殊情形处理(例如，分支)不需要由库函数执行，从而减少指令的数量并增加库函数的性能。
[0231]
在框1840处，目的地操作数的尾数部分以正规化形式被设置为第一源操作数的尾数部分。在一个实施例中，第一源操作数的指数部分和尾数部分被输入到正规化逻辑(例如，正规化逻辑1720)，并且在第一源操作数为非正规时，正规化逻辑以形式1.xxxxx对尾数进行格式化。当第一源操作数已经在正规化范围内时，第一源操作数的尾数部分可被例如预处理级绕过而去往目的地操作数的尾数部分。
[0232]
在框1850处，基于在与获得尾数指令相关联的控制信息内编码的正规化间隔，目的地操作数的指数部分被选择性地设置为偏置值或偏置值减一。在一个实施例中，目的地操作数的指数部分由预处理级根据表2(上文)设置，并且绕过fma执行单元的主数据流。取
决于特定的实现方式，控制信息可被包括在获得尾数指令的第二源操作数内，并且可包括表示正规化间隔的两个位(例如，interval[1:0])和表示符号控制的两个位(例如，signctrl[1:0])。
[0233]
在框1860处，目的地操作数的符号部分基于在控制信息内编码的符号控制来选择性地设置。在一个实施例中，目的地操作数的符号位由预处理级根据表3(上文)设置，并且绕过fma执行单元的主数据流。缩放指令
[0234]
图19是根据实施例的带有修改以用于支持缩放指令的执行的fma执行单元的框图。根据一个实施例，缩放指令(例如，sp_scalef或dp_scalef)输出按2的幂缩放的输入浮点值。缩放指令能以具有两个源操作数并具有目的地操作数的指令的形式表示，其中执行缩放指令的结果将目的地操作数设置为表示第一源操作数(例如，src0)乘以2的第二源操作数(例如，src1)次幂的浮点值。缩放指令的功能可以表示为：对于src0在非正规或正规时和src1在零、非正规或正规时的所有组合，scalef(scr0,src1)＝src0*2^floor(src1)。在一个实施例中，为了促进针对一个或多个超越函数和/或数学函数的无分支软件仿真算法的发展，传统上在软件仿真算法内利用特殊路径(例如，分支)处置的此类函数的特殊情形输入组合可替代地由fma执行单元处置，该fma执行单元根据(以下)表5为对应的特殊情形输出适当的结果。表示特殊情形的输入组合示出如下。表5：特殊情形输入操作数值组合的缩放指令结果
[0235]
在本示例的上下文中，现有fma执行单元的硬件逻辑利用未填充的块来描绘，并且添加到fma执行单元1900或从fpu流水线内的其他地方重用以支持缩放指令的硬件逻辑被
描绘为灰填充的块。
[0236]
在本示例中，现有的fma执行单元的硬件逻辑可(例如，利用浮点到整数转换逻辑1920和多路复用器1930a-1930b)被重用和补充，以允许fma执行单元1900对两个源操作数(例如，a和b)进行操作以经由out.exp和out.mant输出得到的目的地操作数作为由较粗的线条图示的主数据流的结果。
[0237]
在一个实施例中，除了执行指数和尾数提取之外，预处理逻辑1910还执行对(上文)表5中说明的特殊情形输入组合的检测和处置。例如，当第一源操作数和第二源操作数的组合被确定为多种特殊情形中的一种时，预处理逻辑1910可以绕过fma执行单元1900的主数据流，并且将输出(例如out.exp和out.mant)设置为与所讨论的特殊情形相对应的结果。同时，非特殊情形输入(即，当src0是非正规或正规时，以及当src1是零、非正规或正规时)经由主数据流处理以将输出设置为a*2^floor(b)。
[0238]
当执行缩放指令时，多路复用器1930a允许加法器的第二输入设置为浮点到整数转换逻辑1920的输出，该浮点到整数转换逻辑1920输出floor(b)。然后，加法器的输出(其被输入到指数调整逻辑)表示a.exp和b.exp的总和，并且out.exp被设置为指数调整逻辑的结果。同时，多路复用器1930b允许选择a.mant用于对前导零检测器和移位器的输入(通过绕过乘法器和加法器)。
[0239]
图20是图示根据实施例的对缩放指令的处理的流程图。在框2010处，在着器执行单元(例如，着器执行单元1400)的浮点单元处接收缩放指令。根据一个实施例，作为由对应库函数对指数运算或除法运算进行软件仿真的结果，缩放指令可由fma执行单元(例如，fma执行单元1700)接收。在图21中描绘了用于指数运算的无分支仿真算法的非限制性示例。
[0240]
在决策框2020处，确定缩放指令的源操作数的组合是否表示多种特殊情形中的一种。如果是，则对缩放指令的执行以框2030继续进行；否则，对缩放指令的执行以框2040继续进行。在一个实施例中，在fma执行单元的预处理级(例如，预处理逻辑2010)内执行对特殊情形(例如，表5中列出的那些情形)的检测。
[0241]
在框2030处，由缩放指令指定的目的地操作数被设置为与所讨论的特殊情形相对应的值。根据一个实施例，响应于检测到源操作数的组合是特殊情形中的一种，预处理级也处置该特殊情形。例如，对于表5中列出的输入操作数值的那些组合，fma执行单元的预处理级可以绕过fma执行单元的主数据流，并使目的地操作数被设置为表5中的对应结果。以此方式，与特殊输入的此类组合相关的特殊情形处理(例如，分支)不需要由库函数执行，从而减少指令的数量并增加库函数的性能。
[0242]
在框2040处，通过提取第一源操作数(例如，图19中的a)的尾数部分来生成临时尾数。如上所述，在一个实施例中，该功能可由fma执行单元的预处理级执行。
[0243]
在框2050处，临时整数值通过将第二源操作数转换为整数格式来生成。根据一个实施例，第二源操作数(例如，图19中的b)被输入到浮点到整数转换逻辑(例如，浮点到整数转换逻辑1920)，该浮点到整数转换逻辑输出距向下舍入的浮点输入最近的整数(例如，图19中的floor(b))。
[0244]
在框2060处，临时指数通过将第一源操作数(例如，图19中的a)的指数部分加到临时整数值来生成。如上所述，在一个实施例中，第一源操作数的指数部分可由fma执行单元
的预处理级执行。在一个实施例中，fma执行单元的加法器可以接收第一源操作数的指数部分和临时整数值(例如，多路复用器1930a的输出)，并且可以输出(例如，在图19中表示a.exp+floor(b)的)临时指数。
[0245]
在框2070处，目的地操作数通过对临时尾数和临时指数应用fma执行单元的上溢/下溢逻辑和舍入逻辑来设置。
[0246]
虽然在图15、图17和图19的示例fma执行单元中，描述了并且图示了对现有fma执行单元的修改，以分别支持获得指数指令、获得尾数指令和缩放指令，但应领会，这些修改可根据需要而被组合以支持获得指数指令、获得尾数指令和缩放指令的各种组合或全部。扩展和替代方案
[0247]
构想了对获得指数指令和获得尾数指令的各种潜在扩展。例如，也可以例如在第二源操作数(src1)内提供2位的立即数字段(例如，imm)。在此类扩展中，对于所有imm而言，特殊情形可以与上文所述的特殊情形保持相同，并且imm可以被使用如下：forimm＝0:dest:＝fp(unbiased_exponent(src0))//与上述相同,即等于floor(log2(|src0|))imm＝1:dest:＝fp((unbiased_exponent(src0)+1)》》1)//该选项可用于sqrt支持，并且消除了对在sqrt序列中的进一步指数处理的需要imm＝2:dest:＝fp(unbiased_exponent(src0)+1)imm＝3:dest:＝(lead_mant_bit＝＝1)？fp(unbiased_exponent(src0)+1):fp(unbiased_exponent(src0))//lead_mant_bit是(输入src0的)第一小数位//imm＝0、imm＝2、imm＝3确保src0/getmant(src0,imm)＝＝2^getexp(src0,imm)//imm＝1确保src0/getmant(src0,imm)＝＝2^(2*getexp(src0,imm))
[0248]
另外，获得指数指令的另一个潜在变体(例如，获得指数差)可用来更好地支持浮点除法，如下：getexpdiffdst,src0,src1//基于src0或src1为零/inf/nan的特殊情形dst:＝(mantissa(src0)《mantissa(src1))？fp(unbiased_exponent(src0)-unbiased_exponent(src1)-1):fp(unbiased_exponent(src0)-unbiased_exponent(src1))
[0249]
在一个实施例中，getexpdiff指令会由专门为在除法中使用进行优化的专用getmant选项伴随，如下：getmantdivdst,src0,src1//特殊情形与上面描述的getmant情形类似dst:＝(mantissa(src0)《mantissa(src1))？2.0*signed_mantissa(src0):signed_mantissa(src0)//signed_mantissa(src0)携载src0的符号位//getexpdiff计算src0/src1的指数，而getmantdiv促进对src0/src1的有符号尾数的计算新指令的使用
[0250]
如上所述，获得指数指令、获得尾数指令和缩放指令可结合用于超越函数和用于除法的高效的无分支仿真算法来使用。例如，对数计算可以使用获得指数指令和获得尾数指令按以下形式表示：log2(x)＝getexp(x)+log2(getmant(x,0,2))log(x)＝getexp(x)*log(2.0)+log(getmant(x,0,2))
[0251]
在上文中，通过将表示符号控制的控制位(例如signctrl)设置为2，nan是在x《0时getmant的结果。getexp涵盖了+/-0和+/-inf的特殊情形输入。这使得对数函数仿真的主计算减少到计算log(尾数)，其中[1,2]中的尾数是针对有限x》0的向量获得尾数(vgetmant)输出。应领会，一些log()实现方式可能使用getmant(x,3,2)约简(以及添加到getexp结果的条件修正)，以便在[3/4,3/2]间隔内而不是[1,2]上对log()进行近似。
[0252]
缩放指令的应用示例包括指数计算(例如，2提高到给定的幂、e提高到给定的幂和/或x提高到给定的幂)和除法。
[0253]
在一个实施例中，使用缩放指令将2提高到给定的幂可以表示如下：exp2(x)＝scalef(exp2(x-floor(x)),x)
[0254]
在上文中，对于非特殊输入，x-floor(x)在[0,1]中，并且2.0^(x-floor(x))可以经由多项式进行近似。当以上述方式处置特殊情形时，不需要由仿真代码实现特殊路径(分支)。
[0255]
在一个实施例中，使用缩放指令将e提高到给定的幂可以表示如下：exp(x)＝scalef(2
r(x)
,x*(1/log(2.0)),其中r(x)＝x-log(2.0)*floor(x*(1/log(2.0))使用足够准确的log(2.0)表示(长于原生精度)来计算。与exp2一样，2.0
r(x)
可以被近似为多项式，并且不需要特殊情形分支。
[0256]
在一个实施例中，使用缩放指令和获得指数指令和获得尾数指令，将x提高到给定的幂可以表示如下：x
alpha
＝scalef((getmant(x,0,0))
alpha
·2frac(getexp(x)*alpha)
,getexp(x)*alpha)其中frac(y)＝y-floor(y)。
[0257]
alpha的常见值是1/3(cbrt函数)。对于alpha＝1/2(sqrt)，优选的约简是x
1/2
＝scalef((getmant(x,1,2))
1/2
,getexp(x)*0.5+0.5)。
[0258]
在一个实施例中，使用缩放指令和获得指数指令和获得尾数指令除法可以表示如下：a/b＝scalef(getmant(a,0,0)/getmant(b,0,0),getexp(a)-getexp(b))
[0259]
该方法有助于避免计算期间不想要的上溢/下溢，并且对于不完全符合ieee的无分支商数近似来说是足够的。符合ieee的除法应解决下溢阈值附近的极端情形，并确保在计算期间不设置虚假的异常标志。
[0260]
图21图示出根据实施例的用于指数运算的基线软件仿真算法2110和无分支软件仿真算法2120之间的差异。基线2110可使用双精度fma指令(dp_fma)在现有的fma执行单元上实现。相比之下，无分支算法2120可使用双精度fma指令和双精度缩放指令(dp_scalef)的组合在经修改的fma执行单元(例如，fma执行单元1900)上实现。两种仿真算法之间的差异由涵盖所讨论的伪代码的矩形来突出显示。可以看出，通过使用缩放指令，对指数运算进
的各种出现并不一定都指代相同的实施例。应该理解，在对示例性实施例的以上描述中，出于使本公开变得流畅并辅助理解各新颖方面中的一个或多个方面的目的，各个特征有时被一起编组在单个实施例、附图、或其描述中。然而，这种公开方法不应被解释成反映所要求保护的实施例要求比每项权利要求中所明确记载的更多特征的意图。相反，如所附权利要求所反映，新颖性方面存在于比单个前述公开的实施例的所有特征更少的特征中。因此，权利要求由此被明确纳入该说明书中，其中每一项权利要求独自作为单独的实施例。

技术特征：

1.一种图形处理单元gpu，包括：融合乘加fma执行单元，所述fma执行单元可操作用于：接收获得尾数指令，其中所述获得尾数指令指定以浮点格式表示的第一源操作数和目的地操作数，并指定包含多个控制位的第二源操作数；以及通过以下步骤来执行所述获得尾数指令：响应于所述第一源操作数表示多种特殊情形中的特殊情形，将所述目的地操作数设置为与所述特殊情形相对应的值；以及响应于所述第一源操作数不表示所述多种特殊情形中的任何特殊情形：将所述目的地操作数的尾数部分设置为所述第一源操作数的尾数部分；基于在所述多个控制位内编码的正规化间隔和所述第一源操作数的无偏置指数值，选择性地将所述目的地操作数的指数部分设置为偏置值或偏置值减1；以及基于在所述多个控制位内编码的符号控制，选择性地设置所述目的地操作数的符号部分。2.如权利要求1所述的gpu，其特征在于，所述fma执行单元进一步可操作用于：通过在设置所述目的地操作数的尾数部分之前、当所述第一源操作数是非正规的时对所述第一源操作数进行正规化来执行所述获得尾数指令。3.如权利要求1或2所述的gpu，其特征在于，所述fma执行单元还支持对以下各项的执行：(i)获得指数指令，所述获得指数指令提取输入浮点数的指数，或(ii)缩放指令，所述缩放指令输出表示第一输入浮点数乘以2的第二输入浮点数向下舍入到最近整数次幂的值。4.如权利要求3所述的gpu，其特征在于，当所述特殊情形为非数nan时，与所述特殊情形相对应的值是静默nan，并且其中当所述特殊情形为正无穷大+inf或正零时，与所述特殊情形相对应的值是1.0。5.如权利要求1或2所述的gpu，其特征在于，所述获得尾数指令是用于执行对数运算的无分支算法的一部分。6.一种图形处理单元gpu，包括：融合乘加fma执行单元，所述fma执行单元可操作用于：接收缩放指令，其中所述缩放指令指定以浮点格式表示的第一源操作数、第二源操作数和目的地操作数；以及通过以下步骤来执行所述缩放指令：响应于所述第一源操作数和所述第二源操作数表示多种特殊情形中的特殊情形，将所述目的地操作数设置为与所述特殊情形相对应的值；以及响应于所述第一源操作数和所述第二源操作数不表示所述多种特殊情形中的任何特殊情形：通过从所述第一源操作数中提取尾数部分来生成临时尾数；通过将所述第二源操作数转换为整数格式来生成临时整数值；通过将所述第一源操作数的指数部分加到所述临时整数值来生成临时指数；以及通过对所述临时尾数和所述临时指数应用所述fma执行单元的上溢/下溢逻辑和舍入逻辑来设置所述目的地操作数。7.如权利要求6所述的gpu，其特征在于，所述fma执行单元还支持对以下各项的执行：
(i)获得尾数指令，所述获得尾数指令提取输入浮点数的尾数，或(ii)获得指数指令，所述获得指数指令提取输入浮点数的指数。8.如权利要求6或7所述的gpu，其特征在于，所述缩放指令是用于执行指数运算的无分支算法的一部分。9.如权利要求6或7所述的gpu，其特征在于，所述缩放指令是用于执行商近似的无分支算法的一部分。10.一种方法，包括：在图形处理单元gpu的着器执行单元的浮点单元fpu处接收获得指数指令，其中，所述获得指数指令指定以浮点格式表示的源操作数和目的地操作数；以及通过以下步骤在所述fpu的融合乘加fma执行单元上执行所述获得指数指令：响应于所述源操作数表示多种特殊情形中的特殊情形，将所述目的地操作数设置为与所述特殊情形相对应的值；以及响应于所述源操作数不表示所述多种特殊情形中的任何特殊情形：获得所述源操作数的经偏置的指数的无偏置表示的整数值；将所述无偏置表示转换为浮点数；以及将所述目的地操作数设置为所述浮点数。11.如权利要求10所述的方法，进一步包括：在所述获得之前，当所述源操作数是非正规的时，对所述源操作数进行正规化。12.如权利要求10或11所述的方法，其特征在于，所述fma执行单元还支持对以下各项的执行：(i)获得尾数指令，所述获得尾数指令提取输入浮点数的尾数，或(ii)缩放指令，所述缩放指令输出表示第一输入浮点数乘以2的第二输入浮点数向下舍入到最近整数次幂的值。13.如权利要求12所述的方法，其特征在于：当所述特殊情形是非数nan时，与所述特殊情形相对应的值是静默nan；当所述特殊情形为正无穷大+inf或负无穷大-inf时，与所述特殊情形相对应的值是+inf；并且当所述特殊情形为零时，与所述特殊情形相对应的值是-inf。14.如权利要求10或11所述的方法，其特征在于，所述获得指数指令是用于执行对数运算的无分支算法的一部分。15.一种计算机程序产品，包括指令，所述指令当由图形处理单元gpu的着器执行单元的浮点单元fpu执行时，使得所述fpu用于：通过以下步骤在所述fpu的融合乘加fma执行单元上执行指定以浮点格式表示的源操作数和目的地操作数的获得指数指令：响应于所述源操作数表示多种特殊情形中的特殊情形，将所述目的地操作数设置为与所述特殊情形相对应的值；以及响应于所述源操作数不表示所述多种特殊情形中的任何特殊情形：获得所述源操作数的经偏置的指数的无偏置表示的整数值；将所述无偏置表示转换为浮点数；以及将所述目的地操作数设置为所述浮点数。
16.如权利要求15所述的计算机程序产品，其特征在于，所述指令进一步使所述fpu用于：(i)执行获得尾数指令，所述获得尾数指令提取输入浮点数的尾数，或(ii)执行缩放指令，所述缩放指令输出表示第一输入浮点数乘以2的第二输入浮点数向下舍入到最近整数次幂的值。17.如权利要求15或16所述的计算机程序产品，其特征在于：当所述特殊情形是非数nan时，与所述特殊情形相对应的值是静默nan；当所述特殊情形为正无穷大+inf或负无穷大-inf时，与所述特殊情形相对应的值是+inf；以及当所述特殊情形为零时，与所述特殊情形相对应的值是-inf。18.如权利要求15或16所述的计算机程序产品，其特征在于，所述指令的集合表示用于执行对数运算的无分支算法。

技术总结

实施例涉及用于重用FMA执行单元硬件逻辑以在GPU内为执行获得指数指令、获得尾数指令和/或缩放指令提供原生支持的系统和方法。这些新指令可用于通过检测和处置FMA执行单元的预处理级内的各种特殊情形输入来实现用于数学函数和分析函数(例如，超越函数)的无分支仿真算法，这允许对于此类特殊情形，FMA执行单元的主数据流被绕过。由于特殊情形由FMA执行单元处置，因此对各种函数(包括但不限于对数运算、指数运算和除法运算)进行仿真的库函数可以利用少得多的行数的机器级代码来实现，从而为HPC应用提供改善的性能。为HPC应用提供改善的性能。为HPC应用提供改善的性能。