测试封装模组、SiP芯片测试设备及其系统的制作方法

测试封装模组、sip芯片测试设备及其系统
技术领域
1.本实用新型涉及芯片测试技术领域，特别涉及一种测试封装模组、sip芯片测试设备及其系统。

背景技术：

2.目前，需要在出货前采用测试机对封装好的sip(system in a package，系统级封装)封装芯片进行扎针测试，但随着sip封装芯片的触点之间的间距越来越小，往往存在测试机无法对sip封装芯片进行有效扎针测试的问题。

技术实现要素：

3.本实用新型的主要目的是提供一种测试封装模组，旨在解决sip芯片测试机无法对sip封装芯片进行有效扎针测试的问题。
4.为实现上述目的，本实用新型提出的测试封装模组，用于sip芯片测试系统，所述sip芯片测试系统包括sip芯片测试机，所述sip芯片测试机包括多个探针，所述测试封装模组包括：
5.基板，所述基板上设有多个第一触点，各所述第一触点间隔设置，相邻两所述第一触点之间连接有一路电阻电路。
6.可选地，所述基板上还设有多个第二触点，多个所述第一触点和多个所述第二触点组成触点阵列，各所述第一触点位于所述触点阵列的第一行，一个所述第一触点和至少一个所述第二触点组成一列，每一列中的第一触点和各所述第二触点串联连接。
7.可选地，各所述第一触点和各所述第二触点为球型触点。
8.可选地，各所述第一触点串联连接，以组成第一串联触点支路。
9.可选地，所述基板的各边沿对应的第一触点数量相等。
10.可选地，每一所述基板的边沿对应的第一触点数量相等。
11.可选地，所述第一触点为管脚。
12.可选地，每一所述电阻电路的阻值相等。
13.本实用新型还提出一种sip芯片测试设备，所述sip芯片测试系统包括：
14.sip芯片测试机，包括多个探针；以及，
15.如上述的测试封装模组，测试封装模组用于与所述sip芯片测试机的多个探针电连接，以对所述sip芯片测试机进行测试。
16.本实用新型还提出一种sip芯片测试系统，所述sip芯片测试系统包括：
17.上位机；以及，
18.如上述sip芯片测试设备，所述sip芯片测试设备与所述上位机通信连接。
19.本实用新型技术方案通过采用在基板上设有多个彼此间隔设置的第一触点，并通过使相邻两第一触点之间连接有一路电阻电路。本实用新型测试封装模组通过利用测试封装模组上的触点，检测sip芯片测试机的测试触点间距，即可提前对测试机的测试触点间距
进行验证，从而可有效避免测试触点间距小于或者大于sip封装芯片的实际触点间距的情况，进而解决了sip芯片测试机无法对sip封装芯片进行有效扎针测试的问题。
附图说明
20.为了更清楚地说明本实用新型实施例或现有技术中的技术方案，下表面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下表面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
21.图1为本实用新型测试封装模组一实施例的模块示意图；
22.图2为本实用新型测试封装模组另一实施例的结构示意图；
23.图3为本实用新型测试封装模组又一实施例的结构示意图。
24.附图标号说明：
[0025][0026][0027]
本实用新型目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
[0028]
下表面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型的一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0029]
另外，在本实用新型中如涉及“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本实用新型要求的保护范围之内。
[0030]
本实用新型提出一种测试封装模组，可应用于sip芯片测试系统。
[0031]
sip芯片测试系统可包括sip芯片测试机，sip芯片测试机包括多个探针，多个探针用于通过输出电流至sip芯片的触点，以经sip芯片内部封装的电子器件形成电流回路，从而实现对sip芯片的扎针检测。但由于无法提前验证测试机的测试触点间距，即探针之间的最小间距，因而当sip封装芯片封装完成之后，往往会出现测试机的测试触点间距小于或者大于sip封装芯片的实际触点间距，从而无法有效的对sip封装芯片进行扎针测试。
[0032]
针对上述问题，参照图1至图3，在一实施例中，所述测试封装模组包括：
[0033]
基板10，所述基板10上设有多个第一触点20，各所述第一触点20间隔设置，相邻两
所述第一触点20之间连接有一路电阻电路30。
[0034]
本实施例中，基板10可为印刷电路板或封装基板10，该基板10的材质可为普通印刷电路板或封装基板10的材质。基板10用于为其上的第一触点20和电阻电路30提供基础支撑。基板10可具有相对的第一表面和第二表面，其中一表面上可依次排列设有多个第一触点20和多路电阻电路30，本说明书以设有第一触点20的为基板10的第一表面进行解释说明。
[0035]
其中，多个第一触点20彼此之间可隔预设距离设置，任意两相邻第一触点20之间的间隔距离可相等或者不相等，例如：多个第一触点20之间的间隔距离可依次减小，或者依次增大，在此不做赘述。任意相邻两第一触点20之间可连接有一路电阻电路30，各电阻电路30的阻值同样可相等或者不等，在此同样不做赘述。简而言之，电阻电路30的数量可比第一触点20的数量少一。如此，可通过将本技术方案的测试封装模组放置于sip芯片测试机上，且可将基板10的第一表面朝向探针，以在后续sip芯片测试机控制探针与第一表面接触时，sip芯片测试机可通过探针向第一表面注入测试电流，并可通过其他探针接收第一表面的反馈电流，从而以根据测试电流和反馈电流确定的两探针 (注入测试电流的探针和接收反馈电流的探针，以下为简化表述，分别用“注入探针”和“反馈探针”来表示)之间的电阻值，进而以确定sip芯片测试机的测试触点间距。
[0036]
在此举证一具体实施例，以对本技术方案进行解释说明。本实施例中，测试封装模组中设有5个第一触点20，5个第一触点20直线排列以形成一第一触点20行，且5个第一触点20彼此之间均间隔相同的预设距离设置，每一电阻电路30的电阻值均为10ω。sip芯片测试机可控制与第一触点20行对应的一排探针中任意一探针作为注入探针向测试封装模组注入测试电流，以及控制该排探针中与注入探针相邻的探针作为反馈探针来接入反馈电流，以确定注入探针和反馈探针之间的第一电阻值；再将反馈探针作为注入探针，以及将背离上一注入探针另一方向上的相邻探针作为反馈探针，以再次确定注入探针和反馈探针之间的第二电阻值，重复上述步骤以得到第三电阻值和第四电阻值。如第一电阻值、第二电阻值、第三电阻值和第四电阻值均为10ω，则可确定测试触点间距即为测试封装模组的实际触点距离；如第一电阻值和第二电阻值均为20ω，第三电阻值和第四电阻值均为0ω，则可确定测试触点间距为两倍测试封装模组的实际触点距离；如第一电阻值、第二电阻值、第三电阻值和第四电阻值均为0ω，则可确定测试触点间距为远大于或者远小于测试封装模组的实际触点距离，此时可更换实际触点距离更小或者更大的测试封装模组来对测试触点间距进行进一步确定。
[0037]
本实用新型技术方案通过采用在基板10上设有多个彼此间隔设置的第一触点20，并通过使相邻两第一触点20之间连接有一路电阻电路30。本实用新型测试封装模组通过利用测试封装模组上的触点，检测sip芯片测试机的测试触点间距，即可提前对sip芯片测试机的测试触点间距进行验证，从而可有效避免测试触点间距小于或者大于sip封装芯片的实际触点间距的情况，进而解决了sip芯片测试机无法对sip封装芯片进行有效扎针测试的问题。
[0038]
参照图1至图3，所述基板10上还设有多个第二触点40，多个所述第一触点20和多个所述第二触点40组成触点阵列，各所述第一触点20位于所述触点阵列的第一行，一个所述第一触点20和至少一个所述第二触点组成一列，每一列中的第一触点20和各所述第二触
点40串联连接。
[0039]
本实施例中，触点阵列可具有至少两行和至少两列，即至少具有两个第一触点20、两个第二触点40和一路电阻电路30；在实际使用中，触点阵列的行数和列数可根据实际需要来进行确定，在此不做限定。在另一实施例中，触点阵列的行数可与列数相同，以形成正方形阵列。可选地，
[0040]
在此图2所示实施例进行解释说明，在图2所示实施例中，行数和列数相等均为15(分别为a1～a15和b1～b15)，电阻电路30的数量为14路，且各电阻电路30均采用阻值为r的电阻来实现，第一行15个触点均为第一触点20，且每一列上的一个第一触点20和其余14个第二触点40串联连接。需要说明的是，同一行上任意两触点之间的阻值为n
·
r(n等于两触点列数之差减一)，同一列上任意两触点之间的阻值为0，任意两对角触点之间的阻值为14
·
r。还需要说明的是，当确定两触点之间的阻值为∞时，表示有探针未接触到测试点，而是与基板10的第一表面接触；当确定同列上两触点之间的阻值大于0时，表示探针与触点有偏差，产生接触阻抗。如此，即可为sip芯片测试机提供多种电阻值，从而实现对sip芯片测试机测试触点间距的多种验证方式。
[0041]
可选地，各所述第一触点20和各所述第二触点40可为球型触点，以形成球形触点陈列。本实施例中，测试封装模组可采用sip封装中的bga封装，有利于扩大sip芯片测试机可验证的芯片封装类型范围。
[0042]
参照图1至图3，在一实施例中，各所述第一触点20串联连接，以组成第一串联触点支路。
[0043]
本实施例中，第一触点20的实际数量可根据实际需要确定，在此不做限定。在此图3所示实施例进行解释说明，在图3所示实施例中，第一触点20的数量为56(分别为pin1～pin56)，电阻电路30的数量为55路，各电阻电路30 同样采用阻值为r的电阻来实现，且串联支路沿基板10的边沿延伸设置，基板 10每一边沿对应的第一触点20数量相等，均为14个。需要说明的是，任意相邻两触点之间的阻值为r，任意两触点之间的阻值为m
·
r(m等于两触点之间第一触点20的数量加一)，任意关于基板10中心点对称的两触点之间的阻值为27
·
r，第一个第一触点20与最后一个第一触点20之间的阻值为55
·
r。还需要说明的是，当确定两触点之间的阻值为∞时，表示有探针未接触到测试点，而是与基板10的第一表面接触；当确定任意两触点之间的阻值大于r时，表示探针与触点有偏差，产生接触阻抗。如此，即可为sip芯片测试机提供多种电阻值，从而实现对sip芯片测试机测试触点间距的多种验证方式。
[0044]
可选地，第一串联触点支路沿所述基板10的边沿延伸设置。
[0045]
本实施例中，基板10可为近长方形或者近正方形等形状，以具有至少3 条连续的边沿，而基板10每一边沿对应的第一触点20数量可相等或者不相等，在此不做限定。在另一实施例中，第一串联触点支路的数量还可为多路，多路串联触点支路可分别沿基板10的不同边沿延伸设置。
[0046]
可选地，所述第一触点20串联支路中第一个第一触点20与最后一个第一触点20隔离设置。
[0047]
由于实际中，如串联触点支路的延伸路径较长，且可经过基板10的每一边沿，会导致存在第一个第一触点20和最后一个第一触点20隔离较为靠近的情况。本技术方案通过将
最后一触点或者最后一第一触点20进行电性隔离设置，即在第一个第一触点20和最后一个第一触点20之间不设置电阻电路 30或者导线，以使得串联触点支路中任意两触点之间的电阻值唯一，因而可有效避免较大的测试触点间距或者sip芯片测试机存在探针歪脚等异常情况时，依然可测得正确电阻值的情况。此外，如此设置，使得sip芯片测试机可直接根据各电阻电路30的阻值来验证自身的测试触点间距，无需考虑由于第一个第一触点20和最后一个第一触点20电性连接而导致多个电流回路，有利于降低sip芯片测试机中验证程序的设计难度。
[0048]
可选地，第一触点20为管脚，以形成lga封装，有利于扩大sip芯片测试机可验证的芯片封装类型范围。
[0049]
本实用新型还提出一种sip芯片测试设备，该sip芯片测试设备包括sip 芯片测试机和测试封装模组，该测试封装模组的具体结构参照上述实施例，由于本sip芯片测试设备采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
[0050]
其中，sip芯片测试机可包括多个探针，多个探针可呈阵列排布；测试封装模组用于与sip芯片测试机的多个探针电连接，以实现对所述sip芯片测试机进行测试触点间距的验证测试。
[0051]
本实用新型还提出一种sip芯片测试系统，该sip芯片测试系统包括上位机和sip芯片测试设备，该sip芯片测试设备的具体结构参照上述实施例，由于本sip芯片测试系统采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。
[0052]
sip芯片测试设备与所述上位机通信连接。具体为，sip芯片测试设备中的sip芯片测试机可与上位机通信连接，以在上位机的控制下，进行测试触点间距的验证测试。
[0053]
以上所述仅为本实用新型的可选实施例，并非因此限制本实用新型的专利范围，凡是在本实用新型的发明构思下，利用本实用新型说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本实用新型的专利保护范围内。

技术特征：

1.一种测试封装模组，用于sip芯片测试系统，所述sip芯片测试系统包括sip芯片测试机，所述sip芯片测试机包括多个探针，其特征在于，所述测试封装模组包括：基板，所述基板上设有多个第一触点，各所述第一触点间隔设置，相邻两所述第一触点之间连接有一路电阻电路。2.如权利要求1所述的测试封装模组，其特征在于，所述基板上还设有多个第二触点，多个所述第一触点和多个所述第二触点组成触点阵列，各所述第一触点位于所述触点阵列的第一行，一个所述第一触点和至少一个所述第二触点组成一列，每一列中的第一触点和各所述第二触点串联连接。3.如权利要求2所述的测试封装模组，其特征在于，各所述第一触点和各所述第二触点为球型触点。4.如权利要求1所述的测试封装模组，其特征在于，各所述第一触点串联连接，以组成第一串联触点支路。5.如权利要求4所述的测试封装模组，其特征在于，所述第一串联触点支路沿所述基板的边沿延伸设置。6.如权利要求5所述的测试封装模组，其特征在于，所述基板的各边沿对应的第一触点数量相等。7.所述权利要求4所述的测试封装模组，所述第一触点为管脚。8.所述权利要求1-7任意一项所述的测试封装模组，其特征在于，每一所述电阻电路的阻值相等。9.一种sip芯片测试设备，其特征在于，所述sip芯片测试系统包括：sip芯片测试机，包括多个探针；以及，如权利要求1-8任意一项所述的测试封装模组，测试封装模组用于与所述sip芯片测试机的多个探针电连接，以对所述sip芯片测试机进行测试。10.一种sip芯片测试系统，其特征在于，所述sip芯片测试系统包括：上位机；以及，如权利要求9所述sip芯片测试设备，所述sip芯片测试设备与所述上位机通信连接。

技术总结

本实用新型公开一种测试封装模组、SiP芯片测试设备及其系统，其中，测试封装模组包括：基板，基板上设有多个第一触点，各第一触点间隔设置，相邻两第一触点之间连接有一路电阻电路。本实用新型技术方案可使得SiP芯片测试机对SiP封装芯片进行有效的扎针测试。对SiP封装芯片进行有效的扎针测试。对SiP封装芯片进行有效的扎针测试。