一种存内计算电路及方法

1.本发明涉及集成电路技术领域，尤其涉及的是一种存内计算电路及方法。

背景技术：

2.近年来随着人工智能算法应用的快速发展，神经网络的规模不断扩大，模型参数越来越多，运算数据规模越来越庞大，这种数据密集型的运算给传统的冯诺依曼架构计算机带来巨大压力。在传统的冯诺伊曼架构中，计算和储存是分开的，存储和计算之间的数据传输成为影响性能的一个重要因素，当前运算模块的运算能力的发展已经远远超过内存模块中数据存储的速度，大量的资源消耗在内存中数据的存取，而处理器频繁访问存储器的开销就形成了内存墙(memory wall)。另一方面，在人工智能算法的具体计算之中，存储器访问与数据搬运的功耗也远远高于实际的计算单元的功耗，而在这种数据密集型的运算之下，数据搬运与存储器访问造成的能耗加剧，形成了功耗墙(power wall)。因此仅仅优化计算单元的速度和功耗对于冯诺依曼架构下运行的人工智能算法收效甚微，为了克服传统冯诺依曼架构“存储墙”和“功耗墙”的瓶颈，现有技术提出了一种把计算单元与存储单元融合存内计算(computing in memory,cim)方法，从而减少计算单元访问存储器的频率，提高速度并且降低功耗。
3.rram(resistive random access memory，阻变式存储器)是一种具有非易失性，功耗低，面积小，可以和cmos集成电路工艺兼容等优点被认为是最具有潜力的用于实现存内计算的存储介质，目前基于rram的存内计算主要是用单比特(single bit)rram存储单元实现的，即rram存储单元只有高电阻态(high resistance state，hrs)和低电阻态(low resistance state，lrs)两种状态来表示1bit信息。当前的存内计算电路如果要执行多比特计算，就需要用多个单比特的rram存储单元来参与计算，并且需要后续复杂的权重恢复电路来保证多比特计算的正确性，不仅占用面积较大，且计算功耗较大。
4.因此，现有技术还有待于改进和发展。

技术实现要素：

5.鉴于上述现有技术的不足，本发明的目的在于提供一种存内计算电路及方法，以解决现有存内计算电路如果要执行多比特计算需要用多个单比特的rram存储单元来参与计算，并且需要后续复杂的权重恢复电路来保证多比特计算的正确性所导致的占用面积较大、计算功耗较大的问题。
6.本发明的技术方案如下：
7.一种存内计算电路，其包括：n行n列设置的存储单元阵列；其中每列包括：若干并联的存储单元、数字-时域脉冲信号转换器、充电单元、模数转换器与重置单元；其中，所述存储单元为多比特阻变式存储单元；所述存储单元的电导值的大小表示所述存储的神经网络权重的大小，并决定充电单元充电电流的大小；
8.所述数字-时域脉冲信号转换器与对应所述存储单元连接，用于将接收的输入操
作数转换为时域脉冲信号并输出至所述存储单元；其中，所述时域脉冲信号的宽度决定充电单元充电电流持续时间的长短，并与输入操作数的大小呈正比；
9.所述充电单元与所述存储单元连接，用于接收流过各个所述存储单元的电流进行充电以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；
10.所述模数转换器与所述充电单元连接，用于将乘加运算结果转换为数字码并输出；
11.所述重置单元与所述充电单元连接，用于对所述充电单元的充电电压进行放电以重置运算周期。
12.本发明的进一步设置，所述存储单元包括：多比特阻变式随机存储器与第一mos管；其中，
13.所述多比特阻变式随机存储器的一端与所述第一mos管的源极连接，所述多比特阻变式随机存储器的另一端与所述充电单元连接，所述多比特阻变式随机存储器用于存储神经网络的权重；
14.所述第一mos管的栅极与所述数字-时域脉冲信号转换器连的输出端接，所述第一mos管的漏极接入恒定电压。
15.本发明的进一步设置，所述充电单元包括：电容，所述电容的一端分别与所述存储单元、所述模数转换器以及所述重置单元连接，所述电容的另一端接地。
16.本发明的进一步设置，所述重置单元包括：第二mos管，所述第二mos管的漏极与所述充电单元的一端连接，所述第二mos管的栅极接入重置信号，所述第二mos管的源极接地。
17.本发明的进一步设置，所述第一mos管为n型mos管。
18.本发明的进一步设置，所述第二mos管为n型mos管。
19.本发明的进一步设置，所述数字-时域脉冲信号转换器与所述第一mos管通过字线连接。
20.本发明的进一步设置，若干所述存储器单元的第一mos管通过源线连接。
21.本发明的进一步设置，若干所述存储单元的阻变式随机存储器与所述充电单元之间通过位线连接。
22.基于同样的发明构思，本发明还提供了一种应用于上述所述的存内计算电路的存内计算方法，其包括：
23.数字-时域脉冲信号转换器接收输入操作数并将输入操作数转换为时域脉冲信号输出至存储单元；其中，所述时域脉冲信号的宽度决定存储单元电流持续时间的长短，并与输入操作数的大小呈正比；
24.充电单元接收各个存储单元流过的电流以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；
25.模数转换器根据所述乘加运算结果得到数字码并输出；
26.重置单元接收重置信号并根据所述重置信号对所述充电单元进行放电处理以重置运算周期。
27.本发明所提供的一种存内计算电路及方法，存内计算电路包括：n行n列设置的存储单元阵列；其中每列包括：若干并联的存储单元、数字-时域脉冲信号转换器、充电单元、
模数转换器与重置单元；其中，所述存储单元为多比特阻变式存储单元；所述存储单元的电导值的大小表示所述存储的神经网络权重的大小，并决定充电单元充电电流的大小；所述数字-时域脉冲信号转换器与对应所述存储单元连接，用于将接收的输入操作数转换为时域脉冲信号并输出至所述存储单元；其中，所述时域脉冲信号的宽度决定充电单元充电电流持续时间的长短，并与输入操作数的大小呈正比；所述充电单元与所述存储单元连接，用于接收流过各个所述存储单元的电流进行充电以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；所述模数转换器与所述充电单元连接，用于将乘加运算结果转换为数字码并输出；所述重置单元与所述充电单元连接，用于对所述充电单元的充电电压进行放电以重置运算周期。本发明中的存储单元用于存储神经网络的权重，且存储单元的电导值的大小表示存储的神经网络权重的大小，并决定充电单元的充电电流的大小，数字-时域脉冲信号转换器将接收的输入操作数由数字码转换为时域脉冲信号后输出至存储单元，当数字-时域脉冲转换器输出的时域脉冲信号来临时，存储单元处于导通状态，电流流过多个并联的存储单元，并对充电单元进行充电，当一个计算周期结束后充电单元的充电电压不再增加，此时充电电压表示n个输入的时域脉冲信号和n个存储单元100电导值的乘加运算结果。其后通过模数转换器将乘加运算结果转换为数字码后输出至后续的处理单元即可得到计算结果。当一个周期结束后，通过将重置信号置为高电平，以对充电单元进行放电处理，当充电单元重新放电到0后，即可等待下一个周期的开始。且存储单元阵列的存储单元共享输入的时域脉冲信号，n个输出的模数转换器输出n个乘加运算的结果，即可得到存储单元阵列的存内计算结果。因此，本发明无需多个单比特的存储单元参与运算，在单个存储单元内即可实现多比特存内计算，并且省去了后续的权重恢复电路，节省了占用面积，降低了功耗。
附图说明
28.为了更清楚的说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
29.图1是本发明存内计算电路存储单元阵列中单列的功能模块结构图。
30.图2是本发明中存内计算电路中存储单元阵列单列的电路原理图。
31.图3是本发明中存内计算电路中当n等于3时相关信号的时域波形图。
32.图4是本发明中n行n列设置的存储单元阵列的电路原理图。
33.图5是本发明中存内计算方法的流程示意图。
34.附图中各标记：100、存储单元；200、数字-时域脉冲信号转换器；300、充电单元；400、模数转换器；500、重置单元。
具体实施方式
35.本发明提供一种存内计算电路及方法，用于实现人工智能算法中不可少且频繁使用的乘加运算(multiply and accumulate，mac)操作。为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实例对本发明进一步详细说明。应当理解，此处所描述
的具体实施例仅仅用以解释本发明，并不用于限定本发明。
36.在实施方式和申请专利范围中，除非文中对于冠词有特别限定，否则“一”、“一个”、“所述”和“该”也可包括复数形式。若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。
37.应该进一步理解的是，本发明的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”或“耦接”到另一元件时，它可以直接连接或耦接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。
38.本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本发明所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。
39.另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。
40.请同时参阅图1至图4，本发明提供了一种存内计算电路的较佳实施例。
41.如图1至图4所示，本发明提供的一种存内计算电路，其包括：n行n列设置的存储单元阵列；其中每列包括：若干并联的存储单元100、数字-时域脉冲信号转换器200(digtal to time converter，dtc)、充电单元300、模数转换器400(analog to digital converter,adc)与重置单元500；其中，所述存储单元100为多比特阻变式存储单元，可执行模拟乘法操作；所述数字-时域脉冲信号转换器200对应于所述存储单元100连接，用于将接收的输入操作数转换为时域脉冲信号并输出至所述存储单元100；其中，所述时域脉冲信号的宽度决定充电单元300充电电流持续时间的长短，并与输入操作数的大小呈正比；所述充电单元300与所述存储单元100连接，用于接收流过各个所述存储单元100的电流进行充电以得到充电电压并输出至模数转换器400；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元100电导值的乘加运算结果；所述模数转换器400与所述充电单元300连接，用于将乘加运算结果转换为数字码并输出；所述重置单元500与所述充电单元300连接，用于对所述充电单元300的充电电压进行放电以重置运算周期。
42.具体地，每一列存储单元100阵列中每一行的所述存储单元100均与所述数字-时域脉冲信号转换器200连接，所述数字-时域脉冲信号转换器200将接收的输入操作数由数字码转换为时域脉冲信号(t1，t2...tn)后输出至所述存储单元100，因所述时域脉冲信号的宽度与所述输入操作数的大小成正比，因而时域脉冲信号可以控制所述存储单元100电流导通时间的长短。
43.当所述数字-时域脉冲转换器200输出的时域脉冲信号来临时，所述存储单元100
处于导通状态，电流流过多个并联的存储单元100，并对所述充电单元300进行充电，当一个计算周期结束后所述充电单元300的充电电压不再增加，此时所述充电电压表示n个输入的时域脉冲信号和n个存储单元100电导值的乘加运算结果。其后通过所述模数转换器400将所述乘加运算结果转换为数字码后输出至后续的处理单元即可得到计算结果。当一个周期结束后，通过将所述重置信号置为高电平，以对所述充电单元300进行放电处理，当充电单元300重新放电到0后，即可等待下一个周期的开始。且存储单元阵列的存储单元100共享输入的时域脉冲信号，n个输出的模数转换器400输出n个乘加运算的结果，即可得到存储单元阵列的存内计算结果。因此，本发明无需多个单比特的存储单元参与运算，在单个存储单元内即可实现多比特存内计算，并且省去了后续的权重恢复电路，节省了占用面积，降低了功耗。
44.请参阅图2，在一些实施例中，所述存储单元100包括：多比特阻变式随机存储器(例如，第一列存储单元中的多比特阻变式随机存储器为r11，r12...r1n)与第一mos管(n11,n12...n1n)，所述多比特阻变式随机存储器与第一mos管构成1t1r cell，所述第一mos管为n型mos管，所述多比特阻变式随机存储器的一端与所述第一mos管的源极连接，所述多比特阻变式随机存储器的另一端与所述充电单元300连接，所述多比特阻变式随机存储器用于存储神经网络的权重，所述存储单元100的电导值的大小表示所述存储的神经网络权重的大小，并决定充电单元300的充电电流的大小。所述第一mos管的栅极与所述数字-时域脉冲信号转换器200的输出端连接，所述第一mos管的漏极接入恒定电压vs。其中，各个所述存储单元100的第一mos管通过源线(source line,sl)连接在一起，以通过源线sl接入恒定电压vs，所述第一mos管与所述时域脉冲信号转换器通过字线(word line,wl)连接在一起，多比特阻变式随机存储器则通过位线(bit line,bl)连接在一起，流过所述多比特阻变式随机存储器的电流通过所述位线bl能够对所述充电单元300进行充电。
45.请参阅图2与图4，第一列的阻变式随机存储器(r11,r12...r1n)通过位线bl1连接，第一列的第一mos管(n11，n12...n1n)通过源线sl1连接，第二列的阻变式随机存储器(r21,r22...r2n)通过位线bl2连接，第二列的第一mos管(n21，n22...n2n)通过源线sl2连接，第n列的阻变式随机存储器(rn1,r32...rnn)通过位线bln连接，第三列的第一mos管(nn1，nn2...nnn)通过源线sln连接，存储单元阵列的每一列的储存单元通过字线wl连接，共享输入的时域脉冲信号，n个输出的模数转换器400输出n个乘加运算的结果，即可得到存储单元阵列的存内计算结果。
46.可见，本发明通过多列的n个存储单元100共享n个字线wl连接在第一mos管栅极端，最终组成n行n列的运算阵列，该阵列有n
×
n个不同的多比特阻变式随机存储器，即可存储n
×
n个神经网络的权重，再与输入的n个时域脉冲信号相乘加即可完成一个n
×
n的矩阵与一个n维向量相乘的计算，无需多个单比特的存储单元100参与运算，在单个存储单元100内即可实现多比特存内计算，节省了占用面积，并且省去了后续的权重恢复电路，降低了复杂度与功耗，提高了存储密度。
47.请参阅图2，在一个实施例的进一步地实施方式中，所述充电单元300包括：电容c
bl
，所述电容c
bl
的一端分别与所述存储单元100、所述模数转换器400以及所述重置单元500连接，所述电容c
bl
的另一端接地。
48.具体地，所述电容c
bl
连接在所述位线bl的末端，所述电容c
bl
的一端与所述阻变式
随机存储器、所述模数转换器400以及所述重置单元500连接。请结合图3，当一个计算周期开始时电容c
bl
的电压v
bl
＝0，然后当输入的时域脉冲信号到来时，1t1r单元(存储单元)中的第一mos管被导通，电流流过多个并联的阻变式随机存储器rram，并最终汇集到电容c
bl
上，相加的各路电流之和对电容c
bl
进行充电，抬升电容c
bl
的电压，当一个计算周期结束后电容c
bl
的电压不再上升，此时该电压(即充电电压v
bl
)即可代表n个输入的时域脉冲信号和n个阻变式随机存储器电导值的乘加运算结果。相关数学关系推导如下：
49.设n个输入的时域脉冲信号信号的宽度分别为t1，t2...tn，则流过第k个1t1r单元的电流可以表示为：
[0050][0051]
其中u(t)＝1，t＞0,为单位阶跃函数。
[0052]
那么电容c
bl
的充电电流为流过并联的n个1t1r单元的电流总和：
[0053][0054]
另一方面电容的充电电流满足：
[0055][0056]
从而建立一阶线性微分方程：
[0057][0058]
其中，c为电容c
bl
的容置，rk为阻变式随机存储器的阻值，解该一阶线性微分方程得到输入时域脉冲信号结束时(t＞max{t1,t2,...tn})，电容c
bl
上的电压为：
[0059][0060]
上式中v
bl
是电容c
bl
上最终的电压大小，vs是源线sl上的电压，c
bl
是电容c
bl
电容值的大小，该式即实现了n个输入的时域脉冲(脉冲宽度为t1,t2,...,tn)与n个阻变式随机存储器电导值(g1,g2,...,gn)之间的mac运算，最终乘加运算的结果为电容c
bl
上电压值v
bl
除
以一个系数
[0061]
请参阅图2，在一个实施例的进一步地实施方式中，所述重置单元500包括：第二mos管m1，所述第二mos管m1的漏极与所述电容c
bl
的一端连接，所述第二mos管m1的栅极接入重置信号bl_reset，所述第二mos管m1的源极接地。
[0062]
具体地，所述第二mos管m1为n型mos管。每个运算周期内所述电容c
bl
从电压为0开始充电，运算结束后电容c
bl
上的电压经过输出的数模转换单元adc把一列乘加运算的结果转换为数字码输出。当一个计算周期结束后，所述重置信号bl_reset变为高电平，使得所述第二mos管m1导通，将所述电容c
bl
的电压重新放电到0，以等待下一个计算周期的开始。
[0063]
请参阅图4，可以理解的是，n行n列设置的存储单元阵列的乘加运算为一列存储单元阵列的乘加运算的扩展，每一列的存储单元的字线共享输入的时域脉冲信号，n个输出的模数转换器400输出n个乘加运算的结果，n行n列设置的存储单元阵列可以实现如下矩阵与向量的相乘运算：
[0064][0065]
在上式中，等式右边的结果为从单个v
bl
值扩展到一列向量[v
bl1
，v
bl2
，v
bl3
...，v
bln
]
t
，计算的过程与前述单列计算过程的原理一致，在此不再赘述。
[0066]
请参阅图5，在一些实施例中，本发明还提供了一种应用于上述所述的存内计算电路的存内计算方法，其包括步骤：
[0067]
s100、数字-时域脉冲信号转换器接收输入操作数并将输入操作数转换为时域脉冲信号输出至存储单元；所述时域脉冲信号的宽度决定充电单元充电电流持续时间的长短，并与输入操作数的大小呈正比；具体如一种存内计算电路的实施例所述，在此不再赘述。
[0068]
s200、充电单元接收各个存储单元流过的电流以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；具体如一种存内计算电路的实施例所述，在此不再赘述。
[0069]
s300、模数转换器根据所述乘加运算结果得到数字码并输出；具体如一种存内计算电路的实施例所述，在此不再赘述。
[0070]
s400、重置单元接收重置信号并根据所述重置信号对所述充电单元进行放电处理以重置运算周期。具体如一种存内计算电路的实施例所述，在此不再赘述。
[0071]
综上所述，本发明所提供的一种存内计算电路及方法，存内计算电路包括：n行n列
设置的存储单元阵列；其中每列包括：若干并联的存储单元、数字-时域脉冲信号转换器、充电单元、模数转换器与重置单元；其中，所述存储单元为多比特阻变式存储单元；所述存储单元的电导值的大小表示所述存储的神经网络权重的大小，并决定充电单元充电电流的大小；所述数字-时域脉冲信号转换器与对应所述存储单元连接，用于将接收的输入操作数转换为时域脉冲信号并输出至所述存储单元；其中，所述时域脉冲信号的宽度决定充电单元充电电流持续时间的长短，并与输入操作数的大小呈正比；所述充电单元与所述存储单元连接，用于接收流过各个所述存储单元的电流进行充电以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；所述模数转换器与所述充电单元连接，用于将乘加运算结果转换为数字码并输出；所述重置单元与所述充电单元连接，用于对所述充电单元的充电电压进行放电以重置运算周期。本发明无需多个单比特的存储单元参与运算，在单个存储单元内即可实现多比特存内计算，并且省去了后续的权重恢复电路，节省了占用面积，并且省去了后续的权重恢复电路，降低了复杂度与功耗，提高了存储密度。
[0072]
应当理解的是，本发明的应用不限于上述的举例，对本领域普通技术人员来说，可以根据上述说明加以改进或变换，所有这些改进和变换都应属于本发明所附权利要求的保护范围。

技术特征：

1.一种存内计算电路，其特征在于，包括：n行n列设置的存储单元阵列；其中每列包括：若干并联的存储单元、数字-时域脉冲信号转换器、充电单元、模数转换器与重置单元；其中，所述存储单元为多比特阻变式存储单元；所述存储单元的电导值的大小表示所述存储的神经网络权重的大小，并决定充电单元充电电流的大小；所述数字-时域脉冲信号转换器与对应所述存储单元连接，用于将接收的输入操作数转换为时域脉冲信号并输出至所述存储单元；其中，所述时域脉冲信号的宽度决定充电单元充电电流持续时间的长短，并与输入操作数的大小呈正比；所述充电单元与所述存储单元连接，用于接收流过各个所述存储单元的电流进行充电以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；所述模数转换器与所述充电单元连接，用于将乘加运算结果转换为数字码并输出；所述重置单元与所述充电单元连接，用于对所述充电单元的充电电压进行放电以重置运算周期。2.根据权利要求1所述的存内计算电路，其特征在于，所述存储单元包括：多比特阻变式随机存储器与第一mos管；其中，所述多比特阻变式随机存储器的一端与所述第一mos管的源极连接，所述多比特阻变式随机存储器的另一端与所述充电单元连接，所述多比特阻变式随机存储器用于存储神经网络的权重；所述第一mos管的栅极与所述数字-时域脉冲信号转换器的输出端连接，所述第一mos管的漏极接入恒定电压。3.根据权利要求1所述的存内计算电路，其特征在于，所述充电单元包括：电容，所述电容的一端分别与所述存储单元、所述模数转换器以及所述重置单元连接，所述电容的另一端接地。4.根据权利要求1所述的存内计算电路，其特征在于，所述重置单元包括：第二mos管，所述第二mos管的漏极与所述充电单元的一端连接，所述第二mos管的栅极接入重置信号，所述第二mos管的源极接地。5.根据权利要求2所述的存内计算电路，其特征在于，所述第一mos管为n型mos管。6.根据权利要求4所述的存内计算电路，其特征在于，所述第二mos管为n型mos管。7.根据权利要求2所述的存内计算电路，其特征在于，所述数字-时域脉冲信号转换器与所述第一mos管通过字线连接。8.根据权利要求2所述的存内计算电路，其特征在于，若干所述存储器单元的第一mos管通过源线连接。9.根据权利要求2所述的存内计算电路，其特征在于，若干所述存储单元的阻变式随机存储器与所述充电单元之间通过位线连接。10.一种应用于权利要求1-9任一项所述的存内计算电路的存内计算方法，其特征在于，包括：数字-时域脉冲信号转换器接收输入操作数并将输入操作数转换为时域脉冲信号输出至存储单元；其中，所述时域脉冲信号的宽度决定充电单元电流持续时间的长短，并与输入操作数的大小呈正比；
充电单元接收各个存储单元流过的电流以得到充电电压并输出至模数转换器；其中，所述充电电压表示n个输入的时域脉冲信号和n个存储单元电导值的乘加运算结果；模数转换器根据所述乘加运算结果得到数字码并输出；重置单元接收重置信号并根据所述重置信号对所述充电单元进行放电处理以重置运算周期。

技术总结

本发明公开了一种存内计算电路及方法，电路包括：n行n列设置的存储单元阵列；每列包括：若干并联的存储单元、数字-时域脉冲信号转换器、充电单元、模数转换器与重置单元；存储单元为多比特阻变式存储单元；数字-时域脉冲信号转换器用于将接收的输入操作数转换为时域脉冲信号并输出至存储单元；充电单元用于接收流过各个存储单元的电流进行充电以得到充电电压并输出至模数转换器；充电电压表示n个输入时域脉冲信号和n个存储单元电导值的乘加运算结果；模数转换器用于将乘加运算结果转换为数字码并输出；重置单元用于对充电单元的充电电压放电以重置运算周期。本发明在单个存储单元内可实现多比特存内计算，节省了占用面积，降低了功耗。低了功耗。低了功耗。