(19)中华人民共和国国家知识产权局
(10)授权公告号 (45)授权公告日 (21)申请号 202020067102.6
(22)申请日 2020.01.13
(73)专利权人 珠海欧比特宇航科技股份有限公
司
地址 519080 广东省珠海市唐家东岸白沙
路1号欧比特科技园
(72)发明人 王烈洋 颜军 占连样 陈像
陈伙立
(74)专利代理机构 广州嘉权专利商标事务所有
限公司 44205
代理人 郑晨鸣
(51)Int.Cl.
G11C 29/56(2006.01)
(54)实用新型名称
(57)摘要
本实用新型公开了一种DRAM测试系统，包
连接器及两个级联连接器。其中第一FPGA系统与
一连接器与所述第一FPGA系统连接，用于连接被
测DRAM。第二连接器与所述CPU系统和FPGA系统
连接，用于连接外部设备。两个级联连接器皆分
别与所述主控系统和FPGA系统连接，用于多个上
述技术方案的DRAM测试系统之间的级联。根据上
述技术方案的DRAM测试系统，多个DRAM测试系统
之间可以灵活级联，可以根据测试需求构成不同
规模的DRAM测试系统，提高测试效率的同时保证
资源利用最大化。权利要求书1页 说明书4页 附图3页CN 210984289 U 2020.07.10
C N 210984289
U
1.一种DRAM测试系统，其特征在于，包括：
主控系统；
第一FPGA系统，与所述主控系统连接，用于执行DRAM测试动作；
第一连接器，连接于所述第一FPGA系统与待测DRAM之间，用于传递所述第一FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第一FPGA系统的反馈信号；
第二连接器，连接于所述主控系统与外部设备之间，用于传递所述主控系统与外部设备的通讯信息；
两个级联连接器，与所述主控系统和FPGA系统分别连接，用于级联。
2.根据权利要求1所述的DRAM测试系统，其特征在于，还包括第二FPGA系统和与所述第二FPGA系统连接的第三连接器，所述第二FPGA系统用于执行DRAM测试动作，所述第三连接器作为所述第二F
PGA系统与待测DRAM连接的连接介质，用于传递所述第二FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第二FPGA系统的反馈信号，所述第二FPGA系统与所述主控系统连接并受所述主控系统控制、所述第二FPGA系统还分别与所述第二连接器和两个所述级联连接器连接。
3.根据权利要求2所述的DRAM测试系统，其特征在于，所述主控系统包括CPU、CPU接口单元和CPU存储单元，CPU接口单元和所述CPU存储单元与所述CPU连接，所述CPU分别与所述第一FPGA系统和所述第二FPGA系统连接，所述CPU接口单元分别与第二连接器和两个级联连接器连接。
4.根据权利要求3所述的DRAM测试系统，其特征在于，所述第一FPGA系统包括FPGA芯片和与所述FPGA芯片分别连接的外围电路、FPGA接口单元、FPGA存储单元及供电单元，所述FPGA芯片的JTAG引脚与所述CPU的IO引脚直接相连，所述FPGA芯片的IO引脚与所述第一连接器的测试针脚连接，所述供电单元还分别与所述第一连接器和所述第二连接器的供电针脚连接，所述FPGA接口单元还分别与两个所述级联连接器连接，所述第二FPGA系统与所述第一FPGA系统配置相同。
5.根据权利要求3所述的DRAM测试系统，其特征在于，所述CPU接口单元包括至少一个CAN接口、至少两个RS422接口、至少两个JTAG接口、至少一个USB接口和至少一个以太网接口，其中所述CAN接口与至少一个所述RS422接口与两个所述级联连接器连接，其余接口与所述第二连接器连接。
6.根据权利要求3所述的DRAM测试系统，其特征在于，所述CPU存储单元包括SPI闪存、SDRAM存储
器和SD卡。
7.根据权利要求4所述的DRAM测试系统，其特征在于，所述FPGA接口单元包括RS422接口和CAN接口。
8.根据权利要求4所述的DRAM测试系统，其特征在于，所述FPGA存储单包括SPI闪存和SDRAM存储器。
9.根据权利要求4所述的DRAM测试系统，其特征在于，所述外围电路包括时钟电路和复位电路。
10.根据权利要求2所述的DRAM测试系统，其特征在于，所述第一连接器、第二连接器与所述第三连接器皆为弹簧针连接器。
权 利 要 求 书1/1页CN 210984289 U
DRAM测试系统
技术领域
[0001]本实用新型涉及存储器测试领域，特别涉及一种DRAM测试系统。
背景技术
[0002]现有DRAM测试一般采用专用的存储器测试机台测试，其测试规模往往在机台出厂时就已经固定，在生产过程中如需要扩展测试规模时需要重新定制，不够灵活，且产量缩减时还会造成资源的浪费。
实用新型内容
[0003]本实用新型旨在至少解决现有技术中存在的技术问题之一。为此，本实用新型提出一种DRAM测试系统，系统构成简单且成本低，多个DRAM测试系统之间还可以互相级联，可以灵活实现不同规格的批量测试。
[0004]根据本实用新型的实施例的DRAM测试系统，主控系统；第一FPGA系统，与所述主控系统连接，用于执行DRAM测试动作；第一连接器，连接于所述第一FPGA系统与待测DRAM之间，用于传递所述第一FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第一FPGA系统的反馈信号；第二连接器，连接于所述主控系统与外部设备之间，用于传递所述主控系统与外部设备的通讯信息；两个级联连接器，与所述主控系统和FPGA系统分别连接，用于级联。
[0005]根据本实用新型实施例的DRAM测试系统，至少具有如下有益效果：主控系统根据DRAM型号配
置对应的测试程序给第一FPGA系统，第一FPGA系统通过第一连接器与被测DRAM 的连接，并执行测试动作，完成对DRAM的测试。第二连接器可与外部设备连接，传递测试结果，仅包括主控系统和第一FPGA系统及几个用于连接的连接器，结构简单且易于搭建，成本较低。多个根据本实用新型实施例的DRAM测试系统之间可以通过级联连接器两两级接，并进行信息交互，形成一个更大DRAM测试系统，可以灵活实现多个DRAM的同时测量。[0006]根据本实用新型的一些实施例，还包括第二FPGA系统和与所述第二FPGA系统连接的第三连接器，所述第二FPGA系统用于执行DRAM测试动作，所述第三连接器作为所述第二FPGA系统与待测DRAM连接的连接介质，用于传递所述第二FPGA系统发送给待测DRAM的测试信号及待测DRAM返回给所述第二FPGA系统的反馈信号，所述第二FPGA系统与所述主控系统连接并受所述主控系统控制、所述第二FPGA系统还分别与所述第二连接器和两个所述级联连接器连接。
[0007]根据本实用新型的一些实施例，所述主控系统包括CPU、CPU接口单元和CPU存储单元，CPU接口单元和所述CPU存储单元与所述CPU连接，所述CPU分别与所述第一FPGA系统和所述第二FPGA系统连接，所述CPU接口单分别与第二连接器和两个级联连接器连接。[0008]根据本实用新型的一些实施例，所述第一FPGA系统与所述第二FPGA系统配置相同，所述第一FPGA系统包括FPGA芯片和与所述FPGA芯片分别连接的外围电路、FPGA接口单元、FPGA存储单元及供电单元，所述FPGA芯片的JTAG引脚与所述CPU的IO引脚直接相连，所
述FPGA芯片的IO引脚与所述第一连接器的测试针脚连接，所述供电单元还分别与所述第一连接器和所述第二连接器的供电针脚连接，所述FPGA接口单元还分别与两个所述级联连接器连接。
[0009]根据本实用新型的一些实施例，所述CPU接口单元包括至少一个CAN接口、至少两个RS422接口、至少两个JTAG接口、至少一个USB接口和至少一个以太网接口，其中所述CAN 接口与至少一个所述RS422接口与两个所述级联连接器连接，其余接口与所述第二连接器连接。
[0010]根据本实用新型的一些实施例，所述CPU存储单元包括SPI闪存、SDRAM存储器和SD 卡。
[0011]根据本实用新型的一些实施例，所述FPGA接口单元包括RS422接口和CAN接口。[0012]根据本实用新型的一些实施例，所述FPGA存储单元包括SPI闪存和SDRAM存储器。[0013]根据本实用新型的一些实施例，所述外围电路包括时钟电路和复位电路。[0014]根据本实用新型的一些实施例，所述第一连接器、第二连接器与所述第三连接器皆为弹簧针连接器。
[0015]本实用新型的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。
附图说明
[0016]本实用新型的上述和/或附加的方面和优点从结合下面附图对实施例的描述中将变得明显和容易
理解，其中：
[0017]图1为本实用新型的DRAM测试系统的实施例的构成示意图；
[0018]图2为本实用新型的DRAM测试系统的另一实施例的构成示意图；
[0019]图3为本实用新型的DRAM测试系统的级联示意图。
[0020]附图标记：
[0021]主控系统100，CPU 110，CPU接口单元120，CPU存储单元130，
[0022]第一FPGA系统200，FPGA芯片210，外围电路220，FPGA接口单元230，FPGA存储单元240，供电单元250，
[0023]第一连接器300，
[0024]第二连接器400，
[0025]级联连接器500，
[0026]第二FPGA系统600，
[0027]第三连接器700。
具体实施方式
[0028]下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本实用新型，而不能理解为对本实用新型的限制。
[0029]在本实用新型的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大
于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
[0030]本实用新型的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本实用新型中的具体含义。
[0031]参照图1，根据本实用新型实施例的DRAM测试系统，包括主控系统100、第一FPGA系统200、第一连接器300、第二连接器400、及两个级联连接器500。其中第一FPGA系统200与主控系统100连接，第一FPGA系统200与第一连接器300连接，第一FPGA系统200的IO引脚通过第一连接器300与待
测DRAM连接。第二连接器400分别与主控系统100和第一FPGA系统200连接，第二连接器400用于DRAM测试系统与外部设备连接，使外部设备可以对DRAM测试过程及结果进行监控。两个级联连接器500皆分别与主控系统100和第一FPGA系统200连接，级联连接器500用于多个本实用新型实施例的DRAM测试系统之间的级联，根据测试需求组成对应规模的DRAM测试系统，可以灵活调整测试规模。工作时，主控系统100调取测试流程并配置给第一FPGA系统200，第一FPGA系统200的IO引脚执行相应的测试动作，测试动作经过第一连接器300传递给待测试的DRAM，同时待测DRAM的反馈信号通过第一连接器300反馈给第一FPGA系统200，完成DRAM的功能测试和电性能测试。根据上述技术方案的DRAM测试系统，仅具有主控系统100、第一FPGA系统200和若干连接器，相对于现有的测试系统成本较低，且具有级联连接器500，使得多个系统之间可以灵活级联，根据需求组成不同规模的DRAM测试系统。
[0032]在本实用新型的一些实施例中，为充分利用主控系统100的资源，还可以设立第二FPGA系统600，第二FPGA系统600与用于连接待测DRAM的第三连接器700相连，第二FPGA系统600与第一FPGA系统200配置相同，第二FPGA系统600还分别与主控系统100、第二连接器400及两个级联连接器500连接。具有两个FPGA系统的DRAM测试系统可以同时测试两个DRAM存储器，可以理解的是，若资源足够，还可以设置第三FPGA系统、第四FPGA系统等等。[0033]参照图2，在本实用新型的一些实施例中，主控系统100包括CPU 110及与CPU 110相连的CPU接口单元120和CPU存储单元130。
CPU110为主控系统100实现功能的主要器件与第一FPGA系统200和第二FPGA系统600分别直接连接。根据被测DRAM型号配置正确的测试程序给第一FPGA系统200或者第二FPGA系统600。其中CPU接口单元120包括多种协议的接口，CPU接口单元120分别与第二连接器400和两个级联连接器500连接，用于信息交互。CPU存储单元130包括动态存储器和静态存储器，动态存储器用于存放临时数据，静态存储器则用于存放不同型号的DRAM的测试程序以及主控系统100的配置程序。
[0034]参照图2，在本实用新型的一些实施例中，第一FPGA系统200包括FPGA芯片210及与FPGA芯片210分别相连的外围电路220、FPGA接口单元230、FPGA存储单元240和供电单元250。其中FPGA接口单元230还与两个级联连接器500连接，负责信息的传递。供电单元250还与第一连接器300和第二连接器400连接，供电单元250负责FPGA系统的供电以及待测DRAM 的供电和第二连接器400输出信号的供电。外围电路220包括为FPGA系统提供工作时钟的时钟电路及用于FPGA芯片210逻辑复位的复位电路。
[0035]参照图3，根据本实用新型实施例的DRAM测试系统按照如图方式级联。第一个DRAM
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