具有晶体管的集成电路的制作方法

1.本发明涉及集成电路制造技术领域，特别涉及一种具有晶体管的集成电路。

背景技术：

2.在半导体技术领域中，晶体管，特别是金属氧化物半导体场效应晶体管(mosfet)，是集成电路((例如逻辑电路、存储器电路及存储器电路的控制电路)的关键组件，例如其可以用于构成存储器(dram)等存储器(也是一种集成电路)的存储单元的最基本电子组件，也可以用于构成逻辑电路(或者说逻辑器件、逻辑芯片)等集成电路的基本电子元件。晶体管具有栅极、源极区、漏极区和沟道区，沟道区位于源极区和漏极区之间并与栅极通过栅介质层绝缘隔离。向栅极施加合适的电压允许电流通过沟道区从源极区和漏极区中的一者流动到另一者。
3.然而，随着电路集成度越来越高，晶体管的尺寸逐渐减小，传统的平面mosfet器件特性，随着短沟道效应的增强而不断恶化，栅极对晶体管的调控作用减弱，器件关态泄漏电流不断增大，使得芯片功耗急剧增加，当然降低芯片的工作电压可以降低功耗，但是在低电压下工作时，晶体管的驱动力不足会影响dram芯片的读写速度性能或者影响逻辑芯片的信号处理速度等。
4.另外，传统的存储器由一个晶体管和一个电容组成，数据以电荷的形式存储在电容上。晶体管的尺寸会影响存储器的单元尺寸的进一步减小以及存储密度的提高。
5.因此，如何应用新材料和新结构来设计晶体管及应用该晶体管的集成电路，已经成为本领域技术人员重点关注的问题之一。

技术实现要素：

6.本发明的目的在于提供一种具有晶体管的集成电路，能够有利于晶体管和具有该晶体管的集成电路的进一步微缩。
7.为实现上述目的，本发明提供一种具有晶体管的集成电路，其包括多个晶体管，且所述多个晶体管中的至少一个晶体管包括：
8.氧化物绝缘芯柱；
9.对所述氧化物绝缘芯柱的至少部分高度的侧壁全包围的氧化物半导体层；
10.对所述氧化物半导体层的至少部分高度的侧壁全包围的栅介质层；
11.对所述栅介质层的部分高度的侧壁全包围的栅极；
12.其中，所述栅极包围区域中的氧化物半导体层作为晶体管的沟道区，所述沟道区一侧的氧化物半导体层作为晶体管的源极区，所述沟道区另一侧的氧化物半导体层作为晶体管的漏极区。
13.可选地，所述氧化物半导体层为单层膜结构或者多层膜依次层叠的复合结构，所述氧化物半导体层的材料包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、氧化铟镓
锌中的至少一种。
14.可选地，所述栅介质层的材料包括氧化硅和/或介电常数k大于7的高k介质，所述栅极的材料包括金属和/或掺杂的多晶硅。
15.可选地，所述多个晶体管分布在同一层结构中或者分布为呈三维堆叠的多层结构。
16.可选地，所述集成电路包括存储器电路，所述存储器电路具有：
17.至少一层存储器层，所述存储器层具有呈阵列排布的若干存储单元，且每个所述存储单元具有一个所述的晶体管，以及，与所述晶体管的源极区和漏极区中的一者电性连接的数据存储结构；
18.至少一层位线层，具有多条沿第一方向延伸且相互隔离的位线，每条位线与相应的存储器层中沿第一方向排列的多个存储单元的晶体管的源极区和漏极区中的另一者电性连接；
19.至少一层字线层，具有多条沿第二方向延伸且相互隔离的字线，每条所述字线与相应的存储器层中沿第二方向排列的多个存储单元的栅极电性连接；
20.其中，每层所述存储器层的各个存储单元设置在相应的字线和位线的交叉点位置。
21.可选地，相应的所述存储器层中沿第二方向排列的多个存储单元的栅极连接为一体，并形成相应的所述字线。
22.可选地，多层所述存储器层沿垂直于所述第一方向和所述第二方向的第三方向依次堆叠，且多层存储器层的字线的一端逐层缩短或者增长以形成阶梯状字线排布端，多层存储器层的位线的一端逐层缩短或者增长以形成阶梯状位线排布端。
23.可选地，所述的集成电路还包括用于将相应的所述字线向外电性引出的字线接触件，以及，用于将相应的所述位线向外电性引出的位线接触件；其中，各层字线的所述字线接触件均设置在所述阶梯状字线排布端以错位排布，各层位线的所述位线接触件均设置在所述阶梯状位线排布端且错位排布。
24.可选地，所述集成电路还包括多层金属互连结构，所述存储器电路架设在相应的多层金属互连结构的上方或下方，所述多层金属互连结构具有多层金属互连线以及用于实现同层和不同层的金属互连线之间的绝缘隔离的金属间介质层，相应的所述存储器层的字线通过相应的字线接触件与所述多层金属互连结构中相应的一部分金属互连线电性连接，相应的所述存储器层的位线通过相应的位线接触件与所述多层金属互连结构中相应的另一部金属互连线电性连接；
25.或者，所述集成电路还包括多层金属互连结构，所述存储器电路架设在相应的多层金属互连结构的内部，所述多层金属互连结构具有多层金属互连线以及用于实现同层和不同层的金属互连线之间的绝缘隔离的金属间介质层，相应的所述存储器层设置在相应的所述金属间介质层中，所述存储器层的字线和位线为所述多层金属互连结构中不同层的金属互连线，同一层所述字线为所述多层金属互连结构中同一层的金属互连线，同一层所述位线为所述多层金属互连结构中同一层的金属互连线。
26.可选地，所述集成电路包括非存储器电路，所述非存储器电路具有至少一层晶体管器件层，所述晶体管器件层具有至少一个所述的晶体管；所述非存储器电路中同层或不
同层的所述晶体管串联或并联。
27.可选地，所述的集成电路还包括形成在所述晶体管器件层的上方或下方的基底层，所述基底层中形成有至少一个第一导电结构，所述第一导电结构与所述晶体管器件层中的至少一个晶体管的源极区电性连接。
28.与现有技术相比，本发明的技术方案至少具有以下有益效果：
29.1、在氧化物绝缘芯柱的至少部分高度的侧壁上依次全包围氧化铟锡(ito)等氧化物半导体层和栅介质层，并使得栅极包围栅介质层的部分高度的侧壁，从而使得栅极包围区域中的氧化物半导体层作为mos晶体管的导电沟道，栅极两侧的氧化物半导体层作为mos晶体管的源极区和漏极区，由此一方面，栅极对导电沟道全包围，能够增强栅极对晶体管的调控作用，另一方面，形成具有垂直沟道结构的mos晶体管，通过控制栅极的高度和氧化物绝缘芯柱的周长，可以控制晶体管的沟道长宽比，从而能够有利于晶体管尺寸的进一步微缩，并改善短沟道效应，保证微缩后的晶体管的性能。
30.3、当氧化物半导体层为氧化铟锡(ito)时，利用ito具备宽禁带(eg》3ev)和高载流子迁移率(50cm2/vs)的材料特性，晶体管中能够获得高达10
14
的开关电流比ion/ioff，器件关态泄漏电流被减小，器件功耗降低。
31.4、由于存储器(例如存储器dram)电路或非存储器电路(例如逻辑电路或存储器电路的控制电路等)等集成电路，采用了本发明的晶体管，不仅能够提高集成电路性能，而且还有利于实现三维堆叠(3d stacking)，突破现有的平面集成电路微缩的工艺瓶颈，实现更小的芯片体积。
32.5、在应用于存储器电路(或者说存储器芯片时)时，其能在实现单层存储单元具有4f2(f为最小光刻线宽)最小面积的同时，还具备更长的数据保持时间(retention time)，例如传统的存储器存储单元的数据保持时间为64ms，本发明的存储器存储单元的数据保持时间为300s。
33.6、当具有该晶体管的集成电路架设在相应的多层金属互连结构的内部时，可以简化工艺，缩小器件体积，并提高器件的集成程度，尤其是当具有该晶体管的集成电路为存储器电路时，能有利于缩短逻辑电路到存储器芯片之间的信号传输距离，进而提高存储器的读写速度以及数据存储可靠性等。
附图说明
34.图1是本发明一实施例的集成电路中的晶体管结构示意图。
35.图2是本发明一实施例的集成电路中的晶体管沿aa’线的剖面示意图。
36.图3是本发明一实施例的集成电路中的存储器电路的俯视结构示意图。
37.图4和图5分别是本发明一实施例的集成电路中的存储器电路沿字线和沿位线的立体结构示意图。
38.图6和图7分别是本发明一实施例的集成电路中的存储器电路沿字线和沿位线的立体结构以及接触件结构的立体结构示意图。
39.图8是本发明一实施例的集成电路中的非存储器电路的立体结构一种示例示意图。
40.图9是本发明另一实施例的集成电路中的非存储器电路的立体结构一种示例示意
图。
具体实施方式
41.在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接"、"耦接"其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“一侧”、“另一侧”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。进一步地，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上，“多层”的含义是两层或两层以上。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。
42.以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
43.请参考图1至图2，本发明一实施例提供一种具有晶体管的集成电路，其形成在任意合适的基底100上，且包括多个晶体管，晶体管的数量例如是2或者多于2。多个晶体管中的至少一个晶体管包括氧化物绝缘芯柱101、氧化物半导体层102、栅介质层103以及栅极104。
44.其中，氧化物绝缘芯柱101垂直地设置在基底的表面上，氧化物半导体层102、栅介质层103以及栅极104依次层叠地设置在氧化物绝缘芯柱101的侧壁上。具体地，氧化物半导体层102对部分高度或者全部高度的氧化物绝缘芯柱101的侧壁全包围，栅介质层103对部分高度或全部高度的氧化物半导体层102的侧壁全包围，栅极104对部分高度的栅介质层103的侧壁全包围。
45.也就是说，氧化物半导体层102、栅介质层103以及栅极104均为以氧化物绝缘芯柱101中心轴的管状结构。此时，氧化物半导体层102和栅介质层103二者的两端管口(即顶端和底端)可以对齐，也可以不对齐；栅介质层103和栅极104二者的两端管口(即顶端和底端)可以对齐，也可以不对齐。
46.本实施例中，氧化物半导体层102的顶端管口高于栅极104的顶端管口，氧化物半导体层102的底端管口低于栅极104的低端管口，由此，栅极104包围区域中的氧化物半导体
层102作为晶体管的沟道区(未标记)，沟道区一侧(即栅极104的下侧下方)的氧化物半导体层102作为晶体管的源极区100s，沟道区另一侧(即栅极104的上侧上方)的氧化物半导体层102作为晶体管的漏极区100d。
47.本实施例的集成电路，其形成了具有垂直沟道的晶体管，该晶体管的栅极对其沟道的四周进行全包围，因此沟道的长宽比取决于氧化物绝缘芯柱101的周长和栅极104的高度，通过控制栅极104的高度以及氧化物绝缘芯柱101的周长，可以控制晶体管的沟道长宽比，从而能够有利于晶体管尺寸的进一步微缩，并提高栅控能力，改善短沟道效应，保证微缩后的晶体管的性能，进而有利于集成电路的微缩和性能的提高。
48.需要说明的是，本实施例中，基底100可以包括任意合适的导体材料、半导体材料和绝缘体材料中的任何一种或多种，例如其可以是硅、锗、砷化镓、绝缘体上硅等常规的半导体衬底，也可以是无机玻璃或有机玻璃等绝缘衬底。该基底可以是无任何器件的裸基底，也可以是经过一定的集成电路加工后的器件基底，例如其内部已形成有相应的逻辑晶体管、电阻、二极管、功率源、电阻器、电容器、电感器、传感器、收发器、接收器、天线、微处理器、光电子器件、逻辑块、音频放大器、其他存储器件等等电子元件或者多层金属互连结构等等，本实施例的晶体管可通过相应的金属互连线与基底内相关联的各种电子组件电性连接，以用于执行一个或多个有关功能。
49.氧化物绝缘芯柱101的横截面形状可以是任意合适的形状，例如圆形、椭圆形或者多边形(例如四边形、五边形、六边形等等)。氧化物绝缘芯柱101的材料可以是有利于氧化物半导体层102生长和覆盖的任意合适的氧化物绝缘材料，例如氧化硅或者氮氧化硅或者介电常数k大于7的高k介质等等。
50.氧化物半导体层102可以为单层膜结构，也可以为多层膜依次层叠的复合结构，具体地，氧化物半导体层102的材料包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌(ito)、氧化镍、氧化铌、过氧化铜、氧化铟镓锌中的至少一种。其可以在相对低的温度(例如不高于200℃)下被沉积，以避免损害基底中已形成的电子元件。
51.栅介质层103和栅极104可以分别为单层膜结构或者多层膜层叠而成的复合结构。栅介质层103的材料可以包括氧化硅或者介电常数k大于7的高k介质，栅极104的材料可以包括金属(包括单金属或合金)和/或掺杂(n型或p型)的多晶硅，其中，金属例如为铜、钌、钯、铂、钴、镍、铪、锆、钛、钽、铝、氮化钽、氮化钛、钨或者这些中的至少两种形成的合金。当栅极104为多晶硅栅极时，栅介质层103的材料优选为二氧化硅，当栅极104为金属栅极时，栅介质层103的材料优选为高k介质。
52.其中，上文中所述的高k介质可以包括诸如以下之类的元素：铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌、和锌。而且，可以在栅介质层103中使用的高k介质可以包括但不限于氧化铪、氧化铪硅、氧化镧、氧化镧铝、氧化锆、氧化锆硅、氧化钽、氧化钛、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化钇、氧化铝、氧化钽、氧化钽硅、氧化铅钪钽以及铌酸铅锌中的至少一种。在一些实施例中，可以在制造晶体管期间对栅介质层103进行退火处理，以改善栅介质层103的品质。
53.作为一种示例，氧化物绝缘芯柱101为氧化硅，氧化物半导体层102为氧化铟锡(ito)，栅介质层103为氧化铪，栅极104为金属栅极，其中，氧化铟锡(ito)是一种锡掺杂的
宽禁带半导体，禁带宽度约3.5ev～4.3ev，具有高载流子浓度，当大幅减小其薄膜厚度时，载流子浓度可以得到相应的调控，实现金属性到半导体特性的转变。并且ito的相对介电常数也较低，ito晶体管可以更好地克服短沟道效应，实现开关电流比ion/ioff高达10的14次方的纳米级晶体管，可以使单个晶体管的驱动单元面积更小，ion为开态电流，ioff为关态电流。
54.此外，应当理解的是，本实施例的晶体管的周围还可以设有任何合适的层间介质(ild)材料(未图示)，以将晶体管与周围的器件绝缘隔离开，层间介质(ild)诸如包括氧化硅、氮化硅、氧化铝、氮氧化硅等等中的至少一种。
55.应当理解的是，本实施例的具有上述晶体管的集成电路，可以是任意合适的集成电路，例如是存储器模块、装置驱动器、电源模块、通信调制解调器、处理器模块、逻辑模块及其他专用模块等，且可包含多层、多芯片模块，其最终可以形成相应的产品，例如，相机、无线装置、显示器、芯片组、机顶盒、游戏机、照明设备、交通工具、时钟、电视、蜂窝电话、个人计算机、汽车、工业控制系统、飞机等。
56.请参考图3至图7，本实施例中，所述集成电路可以包括存储器电路，该存储器电路具体可以包括至少一层存储器层、至少一层位线层和至少一层字线层。
57.其中，每层位线层中具有多条沿第一方向延伸且相互隔离(例如相互平行)的位线bl，每层字线层具有多条相互平行且沿第二方向延伸且相互隔离(例如相互平行)的字线wl，每层存储器层具有呈阵列排布的若干存储单元，各个存储单元设置在相应的字线wl和位线wl的交叉点位置，且每个存储单元为1t1c结构，具有如本发明所述的晶体管mos(即1t1c结构中的1t)，以及，与所述晶体管mos的源极区和漏极区中的一者电性连接的电容器c(即1t1c结构中的1c)。由此，单层存储单元可以具有4f2(f为最小光刻线宽)最小面积。
58.每条位线bl与相应的存储器层中沿第一方向排列的多个存储单元的晶体管mos的源极区和漏极区中的另一者电性连接。每条所述字线wl与相应的存储器层中沿第二方向排列的多个存储单元的栅极104电性连接。作为一种示例，相应的所述存储器层中沿第二方向排列的多个存储单元的栅极104连接为一体，并形成相应的所述字线wl。
59.此外，每个存储单元的电容器c的下极板可以通过相应的存储节点接触件ct与晶体管mos的源极区或漏极区中的一者电性连接，其中，存储节点接触件ct的材料包括金属或者金属硅化物或者掺杂的多晶硅中的至少一种。
60.例如，位线bl电性连接晶体管mos的源极区，电容器c电性连接晶体管mos的漏极区。
61.请参考图6和图7，本实施例的存储器电路，其具有多层存储器层，且这些存储器层沿垂直于第一方向(即位线bl的长度延伸方向)和第二方向(即字线wl的长度延伸方向)的第三方向依次堆叠，且多层存储器层的字线wl的一端沿第三方向逐层缩短或者增长，以形成阶梯状字线排布端，多层存储器层的位线bl的一端沿第三方向逐层缩短或者增长，以形成阶梯状位线排布端。进一步地，该存储器还包括用于将相应的字线wl向外电性引出的字线接触件wvia，以及，用于将相应的位线bl向外电性引出的位线接触件bvia；其中，各层字线wl的字线接触件wvia均设置在阶梯状字线排布端，以使得相邻两层字线wl的字线接触件wvia在第一方向上相互错位排布，各层位线bl的位线接触件bvia均设置在阶梯状位线排布端，以使得相邻两层位线bl的位线接触件bvia在第二方向上相互错位排布，由此，可以增大
字线接触件wvia和位线接触件bvia的制造工艺窗口，并避免字线接触件wvia和位线接触件bvia的制造对晶体管mos和电容器c产生不利影响，同时还有利于存储器的集成度的进一步提高。
62.应当理解的是，本实施例的存储器电路，由于其晶体管采用本发明的晶体管结构，因此可以基于任何基底来制作，且后一层存储器层和前一层存储器层的堆叠，也无需键合工艺等，后一层存储器层可以直接通过兼容的集成电路后段制造工艺beol来形成在前一层存储器层上。
63.作为一种示例，本实施例的存储器可以直接通过集成电路后段制造工艺beol架设在相应的多层金属互连结构(未图示)的上方或下方，所述多层金属互连结构具有多层金属互连线(未图示)以及用于实现同层和不同层的金属互连线(未图示)之间的绝缘隔离的金属间介质层，相应的所述存储器层的字线wl通过相应的字线接触件wvia与所述多层金属互连结构中相应的一部分金属互连线电性连接，相应的所述存储器层的位线bl通过相应的位线接触件bvia与所述多层金属互连结构中相应的另一部金属互连线电性连接。
64.作为另一种示例，本实施例的存储器架设在相应的多层金属互连结构(未图示)的内部，即其字线wl和位线bl可以与多层金属互连结构(未图示)的相应层的金属互连线采用同一金属膜的沉积、刻蚀来形成。具体地，所述多层金属互连结构具有多层金属互连线(未图示)以及用于实现同层和不同层的金属互连线之间的绝缘隔离的金属间介质层(未图示)，相应的所述存储器层设置在相应的所述金属间介质层中，所述存储器层的字线wl和位线bl为所述多层金属互连结构中不同层的金属互连线，同一层所述字线wl为所述多层金属互连结构中同一层的金属互连线，同一层所述位线bl为所述多层金属互连结构中同一层的金属互连线。
65.本实施例的存储器电路，能够兼容集成电路的后段多层金属互连工艺，实现多层存储器层三维堆叠的架构设计，继而突破现有的平面存储器微缩的工艺瓶颈，实现更高存储容量和更低功耗的存储器芯片，能够在实现单层存储单元具有4f2(f为最小光刻线宽)最小面积的同时，还使得存储器具备更长的数据保持时间(retention time)。
66.此外，还值得注意的是，上述各实施例中的第一方向和第二方向可以是正交的，也可以是非正交的，例如第一方向和第二方向相交后的夹角为45
°
等等，本发明对此不做具体限定，第一方向和第二方向的相交能够有利于器件微缩和提高集成度即可。
67.在本发明的其他实施例中，本发明的集成电路还可以包括非存储器电路，其可以是逻辑电路(例如反相器、运算放大器等)，也可以是存储器电路的读写控制电路等。
68.请参考图8，该非存储器电路可以仅仅具有一层形成在基底100上的晶体管器件层，且该晶体管器件层具有至少一个本发明的晶体管。当同一层晶体管器件层中有多个晶体管时，这些晶体管可以呈阵列排布。可选的，基底100中形成至少一个第一导电结构100a，所述第一导电结构100a与至少一个晶体管的源极区电性连接。其中，该第一导电结构100a的形状、结构和位置等均取决于待形成的晶体管的所在的集成电路的要求，第一导电结构100a的材料可以是任意合适的能够导电的材料，例如包括金属、石墨、掺杂的半导体(例如掺杂的多晶硅或者掺杂的单晶硅等)和金属硅化物中的至少一种。第一导电结构100a可以是导电插塞或者金属线或者离子掺杂区等结构。作为一种示例，请参考图9，所述第一导电结构100a为条状结构且等间隔排布，绝缘隔离结构100b将相邻所述第一导电结构100a间隔
开，绝缘隔离结构100b可以是浅沟槽隔离结构，也可以是局部场氧化隔离结构或者是图案化的层间介质层等任意合适的结构。
69.请参考图9，在本发明的其他实施例中，该非存储器电路可以具有至少两层形成晶体管器件层，每个所述晶体管器件层具有至少一个本发明的晶体管。同层或不同层的晶体管可以通过相应的多层金属互连工艺、重布线工艺或者电性接触的工艺，进行并联或串联，以实现该非存储器电路的功能。
70.应当理解的是，该非存储器电路中不同层的晶体管可以对齐，也可以不对齐，因此晶体管的位置、形状等取决于集成电路所需的电性连接。
71.上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的范围。

技术特征：

1.一种具有晶体管的集成电路，其特征在于，包括多个晶体管，且所述多个晶体管中的至少一个晶体管包括：氧化物绝缘芯柱；对所述氧化物绝缘芯柱的至少部分高度的侧壁全包围的氧化物半导体层；对所述氧化物半导体层的至少部分高度的侧壁全包围的栅介质层；对所述栅介质层的部分高度的侧壁全包围的栅极；其中，所述栅极包围区域中的氧化物半导体层作为晶体管的沟道区，所述沟道区一侧的氧化物半导体层作为晶体管的源极区，所述沟道区另一侧的氧化物半导体层作为晶体管的漏极区。2.如权利要求1所述的集成电路，其特征在于，所述氧化物半导体层为单层膜结构或者多层膜依次层叠的复合结构，所述氧化物半导体层的材料包括氧化锡、氧化钴、氧化铜、氧化锑、氧化钌、氧化钨、氧化锌、氧化镓、氧化钛、氧化铟、氮氧化钛、氧化铟锡、氧化铟锌、氧化镍、氧化铌、过氧化铜、氧化铟镓锌中的至少一种。3.如权利要求1所述的集成电路，其特征在于，所述栅介质层的材料包括氧化硅和/或介电常数k大于7的高k介质，所述栅极的材料包括金属和/或掺杂的多晶硅。4.如权利要求1所述的集成电路，其特征在于，所述多个晶体管分布在同一层结构中或者分布为呈三维堆叠的多层结构。5.如权利要求1～4中任一项所述的集成电路，其特征在于，所述集成电路包括存储器电路，所述存储器电路具有：至少一层存储器层，所述存储器层具有呈阵列排布的若干存储单元，且每个所述存储单元具有一个所述的晶体管，以及，与所述晶体管的源极区和漏极区中的一者电性连接的数据存储结构；至少一层位线层，具有多条沿第一方向延伸且相互隔离的位线，每条位线与相应的存储器层中沿第一方向排列的多个存储单元的晶体管的源极区和漏极区中的另一者电性连接；至少一层字线层，具有多条沿第二方向延伸且相互隔离的字线，每条所述字线与相应的存储器层中沿第二方向排列的多个存储单元的栅极电性连接；其中，每层所述存储器层的各个存储单元设置在相应的字线和位线的交叉点位置。6.如权利要求5所述的集成电路，其特征在于，相应的所述存储器层中沿第二方向排列的多个存储单元的栅极连接为一体，并形成相应的所述字线。7.如权利要求5所述的集成电路，其特征在于，多层所述存储器层沿垂直于所述第一方向和所述第二方向的第三方向依次堆叠，且多层存储器层的字线的一端逐层缩短或者增长以形成阶梯状字线排布端，多层存储器层的位线的一端逐层缩短或者增长以形成阶梯状位线排布端。8.如权利要求7所述的集成电路，其特征在于，还包括用于将相应的所述字线向外电性引出的字线接触件，以及，用于将相应的所述位线向外电性引出的位线接触件；其中，各层字线的所述字线接触件均设置在所述阶梯状字线排布端以错位排布，各层位线的所述位线接触件均设置在所述阶梯状位线排布端且错位排布。9.如权利要求7所述的集成电路，其特征在于，所述集成电路还包括多层金属互连结
构，所述存储器电路架设在相应的多层金属互连结构的上方或下方，所述多层金属互连结构具有多层金属互连线以及用于实现同层和不同层的金属互连线之间的绝缘隔离的金属间介质层，相应的所述存储器层的字线通过相应的字线接触件与所述多层金属互连结构中相应的一部分金属互连线电性连接，相应的所述存储器层的位线通过相应的位线接触件与所述多层金属互连结构中相应的另一部金属互连线电性连接；或者，所述集成电路还包括多层金属互连结构，所述存储器电路架设在相应的多层金属互连结构的内部，所述多层金属互连结构具有多层金属互连线以及用于实现同层和不同层的金属互连线之间的绝缘隔离的金属间介质层，相应的所述存储器层设置在相应的所述金属间介质层中，所述存储器层的字线和位线为所述多层金属互连结构中不同层的金属互连线，同一层所述字线为所述多层金属互连结构中同一层的金属互连线，同一层所述位线为所述多层金属互连结构中同一层的金属互连线。10.如权利要求1～4中任一项所述的集成电路，其特征在于，所述集成电路包括非存储器电路，所述非存储器电路具有至少一层晶体管器件层，所述晶体管器件层具有至少一个所述的晶体管；所述非存储器电路中同层或不同层的所述晶体管串联或并联。11.如权利要求10所述的集成电路，其特征在于，还包括形成在所述晶体管器件层的上方或下方的基底层，所述基底层中形成有至少一个第一导电结构，所述第一导电结构与所述晶体管器件层中的至少一个晶体管的源极区电性连接。

技术总结

本发明提供了一种具有晶体管的集成电路，在氧化物绝缘芯柱的至少部分高度的侧壁上依次全包围氧化铟锡(ITO)等氧化物半导体层和栅介质层，并使得栅极包围部分栅介质层，从而使得栅极包围区域中的氧化物半导体层作为MOS晶体管的导电沟道，栅极两侧的氧化物半导体层作为MOS晶体管的源极区和漏极区，由此能够有利于晶体管尺寸的进一步微缩，并改善短沟道效应，保证微缩后的晶体管的性能，进而有利于具有该晶体管的集成电路的微缩和性能的提高。有该晶体管的集成电路的微缩和性能的提高。有该晶体管的集成电路的微缩和性能的提高。