分立件组装的R2R型解码器
卓韦
【期刊名称】《电子制作》
【年(卷),期】2015(000)017
【总页数】7页(P45-51)
【作 者】卓韦
【作者单位】
【正文语种】中 文
图1.DIY 作品与DIY 型厂机
从实用的角度来看，分立件电路并无优势。追求声音表现的个性或者极端的性能，目前还只有分立件属于终极的做法。无论的厂机还是DIY 市场，不管是不是真的如此，分立件的 产品均以高端自居。不过本案并非追求极端的性能，电路的复杂性也不比IC 高多少。它所追求的，除了重在理解原理，也在于DIY 的乐趣。而所谓的分立件，实际上只是指R2R 梯形电阻网络所需要的电阻，其它电路还是IC 构成的。之所以冠以“分立件”这样高大上的名号，是套用了业界已经习惯的的说法。 这款通用逻辑门电路IC 与电阻构成的16 位无超取样的DAC，对前端的DIR(数字接收与解码)无特殊要求，只要支持左对齐数据格式的DIRIC，都可以用，如CS8412。它的材料成本，如果T 形电阻网络所用的电阻从阻值精度1%为电阻中筛选的话，材料成本约160 元人民币(当然不包括挑选剩下的电阻了)。要是和图1 中DIY 市场上售卖的成本板相比的话，按电阻的阻值精度来分，0.05%精度的，约1600 元人民币，海外市场约170 美元；0.01%精度的，约2700 元人民币，海外市场约325 美元。这只是DAC 板及其电源的直流部分，不包括前端电路(如DIR)与后端电路(如线路放大)以及端子与机壳等。
特点
16 位非超取样解码，自然的声音。
市场上24 位DAC 通常会采用8 倍超取样技术，性能高的确是不争的事实。不过，CD 的原始数据规格是44.1kHz/16bit 的，无论采样什么样的超取样技术进行升频升位，对原始数据终归是会有负面影响的，也就是说，声音不可能比原来的好。这款DAC 采用16 位非超取样解码技术进行解码，不对原始的数字音频信号进行额外的加工处理，声音当然更接近“原汁原味”一些。 制作简单
升频目前市场上的DACIC 都是贴片封装的，业余条件下的焊装是有一定难度的，不方便用实验板来做，代换性也不好。本案所用的IC 都是插脚(DIP)封装的，焊装与代换都是非常简单的，用实验板来做也完全没有问题。
有助于理解DAC 的工作原理
数字音频信号经过74HC 系列数字门电路与电阻网络转换成模拟音频信号，从这样过程理解DAC 到底是如何工作的，与理解一片DAC 集成电路是如何工作的相比，是不是要要简单、容易、有趣得多呢？
图2 显示了基于T 形电阻网络的R-2R 型DAC 的工作原理，其中的模拟开关在实际的电路中会用晶体管或者数字逻辑门IC 中的开关所替代(图2 右)。用晶体管作开关的电路并不复杂，选择数字IC 只是为了降低制作难度。
对于图2 所示的电流输出型DAC 来说，其增益可以通过VREF 引脚上的电阻进行调整。这可以部分弥补T 形电阻网络中的电阻精度不足的问题，也可以弥补数字IC 器件的离散型的问题，从而在人工调整的干预下提高电路的性能。究其原因，是因为这种电路架构，T 形电阻网络的末端可以用作VREF 引脚(实际电路参见图5)。不过，为了提高输出端的驱动能力，如果在输出端连接有源的I/V 变换电路并且有源器件为运放时，这种方法会影响电路的稳定性。 图2.实地输出的R2R 型DAC 的工作原理框图
由于模拟开关直接会与输出端相连，因此电源纹波对输出信号的影响会大于电压输出型的此类DAC。不过，模拟开关也会与“地”相连，不但电路形式很简单，基准电压VREF 的稳定性也是比较高的，从这个意义上说，对电源的要求又是相对比较低的。
这种架构的I/V(电流/电压)变换也很简单，在输出端对地接一个电阻(如图5 中的R7)就可以实现I/V 变换，只是输出阻抗比较高，对后端电路的输入阻抗有一定的要求。
电路框图
R2R 型DAC 为并行解码方法，这实际上是一句废话，因为所有的DAC，在解码阶段，都是并行的。只不过对于IC 而言，掩盖了这个事实。对于“分立件”电路单元来说，其工作流程大致有三，如图3 所示。 串行→并行转换
来自DIR 的BCK(位时钟)与DATA(串行数据)串行数据转换成16 位的并行数据。
16 位的R-2R 型DAC 能把0x0000 至0xFFFF的并行数字信号转换成模拟信号，但是来自DIR 的数字信号，从0x8000-0xFFFF 的BCK 和0x0000-0x7FFF 的DATA 是串行的，因此需要进行格式转换。数据格式转换是从MSB(最高有效位)开始的。
生成锁存信号
串行→并行而来的16 位并行数据的的数据锁存(latch)信号与串行信号的时序信号是相对应的。锁存的意思是，数字音频信号序列何时开始(或者结束)。对于左对齐格式来说，是从信号的上升沿开始的。由于这个简单的电路并无临时放置和对数字信号进行排序、整理的临时存储区(堆栈)以及管理单元(如D 单片机)，为了最大限度减少因此而造成的信号延迟，用上升沿作为锁存标志是最佳的选择。打个简单的比方，从教室里出来的一个班级的学生要列站好而又不给列队时间的话，谁先出来谁作为列队的标志是最简单、省时的方法。
生成时序信号
所谓时序，就是哪些数据是左声道的，哪些是右声道的。串/并转换完成后，其实对于数字音频信号而言，仍然是“串行”的，因为并行数据的每一位还是一根线，每一根线都按顺序包含着左、右声道的数据。并行信号的时序信号与串行信号的帧时钟信号是相对应的，只是时序不同。对于并行信号而言，将LRCK 视为右声道的时序信号，那么将LRCK 反相后就是左声道的时序信号。
图3
图4
图4 左的上半部分显示了输入的数字信号的格式与时序。
来自DIR 的数字信号经I2S 总线送到DAC 电路，至少为3 线制，即BCK(位时钟)、LRCK(帧时钟)、DATA(串行数据)。关于I2S 总线及其数据格式，参见这个系列的第二篇《典型的标准解码器》(今年第3 期)。虽然时钟频率一般来说可能很高(256fs 或384fs)，但是对于非超取样来说，这里根本用不上，这里只是按照标准的44.1kHz 的步调进行。
74HC164 把来自DIR 的串行数据转换成了并行格式以后，锁存信号的生成只需要LRCK 信号的上升沿(左声道)与下降沿(右声道)。由T 形电阻网络构成的R2R 型DAC电路就可以将并行格式的左、右声道的16bit/44.1kHz 的数字信号转换成模拟信号了(图4 右)。
电路原理图
实际的电路原理如图5 所示。
电路的输入端是来自DIR 电路经I2S 总线传输过来的串行信号，信号格式为左对齐。输出端就是模拟音频信号，并且没有滤除超音频数字噪声的模拟滤波电路。图中画得比较小的电阻属于R2R 型DAC 的T 形电阻网络。
图中的数字逻辑IC 均用74 系列，与另一个常见的54 系列相比，74 系列属于高速系列。即图中的HC14、HC164、HC574的型号全称是74HC14、74HC164、74HC574。
IC7(HC14)为6 反相器，图中用了5 个。闲置的一个，输入端要接地以免偶发干扰使整个IC 进入非稳定状态。IC7F、IC7E、IC7A 实际作用是数字整形，也称为缓冲放大，两个串联是为了保证相位的一致性，即两次反相相当于没有反相。对于时序电路而言，只要保证左、右声道的时序信号是反相的就行，因此，经过IC7A 整形后的数字信号无需再次反相。IC7C、IC7B 的主要作用都是反相器。
IC1 与IC2(HC164)是8 位的串行输入、并行输出的移位寄存器。对于16 位的串行数据而言，就需要两片。也有16 位的同类IC，用1 片就可以了。如果把串行数据比作一副扑克牌的话，寄存器就是把一整副牌按顺序装在牌盒里，移位就是把一副牌按顺序一张一张的排列在桌子上。这就是移位寄存器的基本功能。而顺序就是时钟信号，即BCK(位时钟)。
IC3～IC6(HC574)是8 进制、脉冲前沿触发的D 型三态触发器，图中用作双稳态D 型触发器。对于16 位并行数据而言，一个通道同样需要两片。从HC164 输出的16路并行信号按照同样的顺序分别输入到每两片一个通道的HC574 的对应引脚，就变成了两个声道共32
路，至于哪些属于左声道的，哪些属于右声道的，则由输入到10 脚的时序信号来定。
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