（1） SCS_OSCEN=1主振荡器使能；
（2） 循环等待判定SCS_OSCSTAT位是否被置1；
（3） CLKSRCSEL_CLKSRC=01 选择主振荡器作为PLL时钟源； （4） 设定PLLCFG配置寄存器，M=B+1=12 Fcco=2*12*12/1=288M，并向PLLFEED写入有效序列; （5） 设定PLLCON _PLLE=1，使能PLL，并向PLLFEED写入有效序列；
（6） 等待PLL是否锁定，PLL在PLOCK有效后连接;
（7） 读取PLL当前状态寄存器，等待与设定值一致；
（8） 设定CCLKCFG；
（9） 设定USB时钟 USBCLKCFG；
（11） 切换至PLL作为CPU以及USB系统的时钟源；
（12） 选择外设PCONP。
所有的振荡器在用作CPU时源时，可以通过PLL获得较高的Fcclk值（必须小于或等于72MHz）
升频
PLL将输入时钟升频，为CPU以及芯片外设提供更高频率的时钟。
Fosc,Frc,Frtc PLL Fpll Fusb,Fcpu(Fcclk) APB分频器 FpclkAPB外设
PLL可以接受的输入时钟频率范围为（Fin）32KHz~~50MHz，PLL的输出时钟频率范围为（Fpll或Fcco）275MHz~~550MHz，其中，最佳频率点为288MHz。
注意：PLL在芯片复位和进入掉电模式时会被关闭并从事中系统中切换出去，芯片从掉电模式被唤醒后，PLL并不会自动使能和链接，只能通过软件使能。程序必须在配置并激活PLL
后等待期锁定，然后在连接PLL。
警告：PLL值得不正确设定会导致芯片的错误操作。
对PLLCON控制寄存器的更改，只有在执行了正确的PLL馈送序列后才生效。
PLL输出在用作系统时钟源之前必须进行设置、使能并锁定、软件连接。
PLL设置步骤：
要对PLL进行初始化必须注意下列步骤：
1：如果PLL已连接，则用一个馈送序列断开与PLL的连接。
2：用一个馈送序列禁能PLL。
3：如果需要，可在没有PLL的情况下改变CPU时钟分频器的设置以加速操作。
4：操作“时钟源选择控制寄存器”以改变时钟源。
5：写PLLCFG并用一个馈送序列使其有效，PLLCFG只能在PLL被禁止时更新。
6：用一个馈送序列使能PLL。
7：改变CPU的时钟设置，使其与PLL一起操作。注意：在连接之前完成此操作。
8：通过监控PLLSTAT寄存器的PLCOK位来等待PLL锁定。
9：用一个馈送序列连接PLL。
注意：不要合并上面的任何一个步骤，例如，不能用相同的馈送序列同事更新PLLCFG和使能PLL。
警告：从PLL输出中选择建立CPU时钟（CCLK）的分频值只能是0或奇数。如果是偶数，会导致操作错误。
功率控制注意事项：
复位后，PCONP寄存器并未使能所有的外设和接口，因此，除了对外设相关寄存器进行配置外，用户应用程序可能还需访问PCONP寄存器，使能对应的外设。
P123 有些外设的时钟需要单独的来设定。
PCONP寄存器可通过关闭特定外设模块的时钟源来将所选的外设功能关闭，以实现节电的目的。
另需注意外设功率控制寄存器（PCONP），仅当外设在PCONP中使能时，才能够有效的操作外设
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