AD9851
概述：
AD9851是ADI公司采用先进的DDS技术推出的高集成度DDS频率合成器，它内部包括可编程DDS系统、高性能DAC及高速比较器，能实现全数字编程控制的频率合成和时钟发生。AD9851接口功能控制简单，可以用8位并行口或串行口直接输入频率、相位等控制数据。32位频率控制字，在180MHz时钟下，输出频率分辨率达0.0372Hz。先进的CMOS工艺使AD9851不仅性能指标一流，而且功耗低，在频率控制字3.3V供电时，功耗仅为155mW。
各引脚介绍：
D0~D7: 8位数据输入口，可给内部寄存器装入40位控制数据//装5次
PGND：6倍参考时钟倍频器的地。
PVCC：6倍参考时钟倍频器电源。
W—CLK：字装入信号，上升沿有效。
FQ—UD：频率更新控制信号，时钟上升沿确认输入数据有效。
REFCLOCK：外部参考时钟输入。CMOS/TTL脉冲序列可直接或间接加到6倍参考时钟倍乘器上，在直接方式中，输入频率即是系统时钟；在6倍参考时钟倍乘器方式，系统时钟为倍乘器输出。
AGND：模拟地。
AVDD：模拟电源（+5V）。
DGND：数字地。
DVDD：数字电源（+5V）。
Rset：通过串联一个电阻到地，设置DAC输出满额时的电流。
VOUTN：内部比较器负向输出端。
VOUTP：内部比较器正向输出端。
VINN：内部比较器负向输入端。
VINP：内部比较器正向输入端。
DACBP：DAC旁路连接端。
IOUTB：”互补“DAC输出。具有和 IOUT 有相同的参数，除去 IOUTB = (满量程输出-IOUT).
IOUT：内部DAC输出端。DAC输出端转换通常是一电阻或一变压器接到地. IOUT = (满量
程输出–IOUTB)
RESET：复位端。高电平清除 DDS 累加器和相位延迟器为 0Hz 和 0 相位，同时置数据输入为并行模式以及禁止6倍参考时钟倍乘器工作。 未清除40-bit 输入寄存器. RESET优先权最高。
RESET：复位端。低电平清除 DDS 累加器和相位延迟器为 0Hz 和 0 相位，同时置数据输入为串行模式以及禁止6倍参考时钟倍乘器工作。
原理分析：
AD9851采用直接数字合成（DDS）技术，以数字控制振荡器（DCO）的形式产生频率/相位可变的正弦波，经过内部10位的高速数/ 模转换输出模拟信号。片内高速比较器可以将模拟正弦波信号转变为稳定的TTL/CMOS兼容的方波输出。
AD9851高速DD5内核可接收32位的频率控制字输入，在180MHz的系统时钟下可输出的频率分辨率为180MHz/（2的32次方）。AD9851内部提供一个6倍频的REFCLK倍频器，可以通过外接一个较低频率的基准时钟产生180MHz的内部时钟，具有较好的无杂散动态
范围和相位噪声特性。芯片内部提供了5位可编程相位调制精度，可使得输出波形的相位偏移小于11.25度；AD9851内部提供了一个高速比较器，内部D/A转换器输出的正弦波可以通过它转换为方波输出。
AD9851频率控制字、相位调节字以及可以采用并行或串行方式异步加载到芯片内部。并行加载模式有连续5个8位字节构成，其中第一个8位字节包括5位相位调节字、1位6*REFCLK倍频器控制、1位电源休眠使能和一位加载模式；其余4个字节表示32位的频率控制字。串行加载模式由40位的数据流构成。
DDS电路可以看成是一个由系统时钟和N位频率控制字决定的数字分频器，相位累加器相当于模值可变的计数器。由频率控制字决定该计数器的模值，在下一个时钟脉冲开始相位累加器以新的相位增量进行累加。设置的相位增量越大，累加器循环一周就越快，从而输出的频率就越高。
该AD9851采用先进的具有突破性功能的CMOS技术。供电电源仅555毫瓦功率耗散（ +5 V电源供电） ，最大时钟速率为180兆赫。该AD9851封装采用28引脚SSOP ，主流AD9850 为125 MHz的频率。
控制方式
AD9851内部有5个输入寄存器 ，储存来自外部数据总线的32位频率控制字5位相位控制字，一位6倍参考时钟倍乘器使能控制， 一位电源休眠 。功能控制和一位逻辑0。寄存器接收数据的方式有并行和串行两种方式。
并行方式如下图所示，是通过8位数据总线D0～D7来完成全部40位控制数据的输入。复位信号RESET有效会使输入数据地址指针指向第一个输入寄存器，W— C L K上升沿写入第一组8位数据，并把指针指向下一个输入寄存器，连续5个W— C L K 上升沿后，即完成全部40位控制数据的输入，此后W_ CL K信号的边沿无效。当FQ_UD上升沿到来之际40位数据会从输入寄存器被写入频率和相位控制寄存器，更新DDS的输出频率和相位， 同时把地址指针复位到第一个输入寄存器，等待着下一组新数据的写入。
串行方式如下图所示，W_C L K上升沿把引脚D7上的数据按位串行输入到输入寄存器，40位输入结束后，任何W_C L K上升沿到来都会造成数据顺序移出并导致原来数据无效，此时FQUD端的上升脉冲就可以使40位数据更新芯片的输出频率和相位。
最终合成信号的频率可由公式( 1 ) 来决定，合成信号的相位由公式( 2 ) 来决定。
若相位累加器的位数为，相位控制字的值为,频率控制字的位数为，频率控制字的值为, 为最终的系统频率。
(1)
(2)
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