片上帕尔贴制冷器件及其制作方法与流程

1.本发明一般涉及半导体技术领域，特别涉及一种片上帕尔贴制冷器件及其制作方法。

背景技术：

2.芯片被称为现代工业的“粮食”，是信息技术产业重要的基础性部件，手机、计算机汽车、工业控制、物联网、大数据、人工智能等这些领域的发展都离不开芯片。芯片在使用中除了按设计的功能工作外，还会无法避免的产生热量，使热量高效率的耗散出去以维持芯片内部器件工作在安全温度是保证产品安全和可靠性的重要课题。随着芯片规模的增加、速度的提高，该课题越来越有挑战性，需要引入创新的思路和方法。
3.帕尔帖效应指当电流流过不同导体组成的回路时，在不同导体的接头处分别产生吸热、放热现象。现有基于金属的帕尔贴效应的设计，其一方面制冷降温效果较弱，另一方面与现有半导体cmos工艺不兼容，并且还需要额外的降温模式，给应用带来不便。因此，需要提供一种片上帕尔贴制冷器件，以实现更好的工艺兼容性和降温效果。

技术实现要素：

4.本发明的目的在于提供一种片上帕尔贴制冷器件及其制作方法，提供与现有cmos工艺兼容的帕尔贴器件，改善降温效果。
5.本技术公开了一种片上帕尔贴制冷器件，包括：
6.位于半导体衬底中的第一类型阱区；
7.位于所述半导体衬底表面上的多晶硅栅极和伪栅，所述伪栅形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层；
8.位于所述第一类型阱区中的第一类型掺杂区，所述第一类型掺杂区至少与所述伪栅的第一段在所述半导体衬底上的正投影区重叠；
9.位于所述第一类型阱区中的第二类型掺杂区，所述第二类型掺杂区至少与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠；
10.位于所述第一段上方的第一通孔和位于所述第二段上方的第二通孔。
11.在一个优选例中，还包括：连接所述第一通孔的第一三态控制门和连接所述第二通孔的第二三态控制门，所述第一三态控制门的输出端连接所述第一通孔，所述第一三态控制门的第一输入端和第二输入端分别连接第一控制信号和第一使能信号，所述第二三态控制门的输出端连接所述第二通孔，所述第二三态控制门的第一输入端和第二输入端分别连接第二控制信号和第二使能信号。
12.在一个优选例中，该器件包括正常模式、制冷模式和加热模式，其中，当所述第一和第二使能信号均为低电平时，该器件为正常模式；当所述第一和第二使能信号均为高电平且所述第一控制信号为低电平，第二控制信号为高电平时，该器件为制冷模式；当所述
第一和第二使能信号均为高电平且所述第二控制信号为低电平，第一控制信号为高电平时，该器件为加热模式。
13.在一个优选例中，所述伪栅的第一段中靠近所述间隔的区域掺杂为第一类型。
14.在一个优选例中，所述伪栅的第二段中靠近所述间隔的区域掺杂为第二类型。
15.在一个优选例中，所述多晶硅栅极与所述伪栅之间的间距大于0.5微米。
16.本技术还公开了一种片上帕尔贴制冷器件，包括：
17.位于半导体衬底中相邻的第一类型阱区和第二类型阱区；
18.位于所述第一类型阱区上方的第一多晶硅栅极和第一伪栅，位于所述第二类型阱区上方的第二多晶硅栅极和第二伪栅，其中，所述第一伪栅和所述第二伪栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，并且，所述第一伪栅的第二段和所述第二伪栅的第二段相连；
19.位于所述半导体衬底中的第一类型掺杂区，所述第一类型掺杂区至少与所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述第一伪栅的第一段掺杂为第一类型；
20.位于所述半导体衬底中的第二类型掺杂区，所述第二类型掺杂区至少与所述第二伪栅的第二段在所述半导体衬底上的正投影区，及所述第一多晶硅栅极和所述第一伪栅的第二段在所述半导体衬底上的正投影区重叠，并且，所述第二伪栅的第二段掺杂为第二类型；
21.位于所述第一伪栅的第一段上方的第一通孔和位于所述第二伪栅的第一段上方的第二通孔。
22.在一个优选例中，所述第一类型掺杂区覆盖的面积等于所述第二类型阱区的面积。
23.在一个优选例中，所述第二类型掺杂区覆盖的面积等于所述第一类型阱区的面积。
24.本技术还公开了一种片上帕尔贴制冷器件的制作方法，包括：
25.在半导体衬底中的第一类型阱区上形成栅绝缘层，并且所述栅绝缘层暴露部分所述第一类型阱区；
26.在所述第一类型阱区上形成多晶硅栅极和伪栅，所述伪栅形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，所述间隔位于暴露的所述部分第一类型阱区；
27.在所述第一类型阱区中形成第一类型掺杂区，所述第一类型掺杂区至少与所述伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述伪栅的第一段掺杂为第一类型；
28.在所述第一类型阱区中形成第二类型掺杂区，所述第二类型掺杂区至少与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠，并且，所述伪栅的第二段掺杂为第二类型；
29.分别在所述第一段上方形成第一通孔和在所述第二段上方形成第二通孔。
30.本技术还公开了一种片上帕尔贴制冷器件的制作方法，包括：
31.在半导体衬底中的第一类型阱区和第二类型阱区上形成栅绝缘层，并且所述栅绝缘层暴露部分所述第一类型阱区和部分所述第二类型阱区；
32.在所述第一类型阱区上形成第一多晶硅栅极和第一伪栅并在所述第二类型阱区上形成第二多晶硅和第二伪栅，其中，所述第一伪栅和所述第二伪栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，所述间隔位于暴露的所述部分第一类型阱区和所述部分第二类型阱区；
33.在所述半导体衬底中形成第一类型掺杂区，所述第一类型掺杂区至少与所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述第一伪栅的第一段掺杂为第一类型；
34.在所述半导体衬底中形成第二类型掺杂区，所述第二类型掺杂区至少与所述第二伪栅的第二段在所述半导体衬底上的正投影区，及所述第一多晶硅栅极和所述第一伪栅的第二段在所述半导体衬底上的正投影区重叠，并且，所述第二伪栅的第二段掺杂为第二类型；
35.在所述第一伪栅的第一段上方形成第一通孔并在所述第二伪栅的第一段上方形成第二通孔。
36.在一个优选例中，所述第一伪栅的第二段和所述第二伪栅的第二段相连。
37.本技术实施方式中，热流方向是从器件内部向表面的方向流动，从而实现散热制冷。因为半导体材料的n+/p+的赛贝克(seebeck)系数比较大，比金属材料大约30倍以上，因此只需要1/30的电流就可以达到基于金属的帕尔贴器件同样的效果。
38.相对于现有的cmos工艺，只需要增加一次光刻与蚀刻工艺，去除伪栅与半导体衬底之间的栅绝缘层，而在多晶硅图形化工艺以及p型和n型离子注入工艺中，只需要修改版图中图形的设计，不需要增加额外的光刻工艺。本技术实施方式完全兼容现有cmos工艺，没有引入特殊的材料与工艺，具有充分的可行性。
附图说明
39.图1示出了本技术一实施例中片上帕尔贴制冷器件的俯视图。
40.图2示出了本技术一实施例中片上帕尔贴制冷器件的截面图。
41.图3示出了本技术一实施例中三态控制门的示意图。
42.图4示出了本技术另一实施例中片上帕尔贴制冷器件的俯视图。
43.图5示出了本技术另一实施例中片上帕尔贴制冷器件的俯视图。
44.图6示出了本技术另一实施例中片上帕尔贴制冷器件的截面图。
45.图7示出了本技术另一实施例中片上帕尔贴制冷器件的俯视图。
46.图8示出了本技术一实施例中片上帕尔贴制冷器件的制作方法的流程图。
47.图9(a)-图9(e)示出了本技术一实施例中片上帕尔贴制冷器件的制作方法的各步骤的结构示意图。
48.图10示出了本技术另一实施例中片上帕尔贴制冷器件的制作方法的流程图。
49.图11示出了本技术另一实施例中片上帕尔贴制冷器件的制作方法的进行p型注入的结构示意图。
50.图12示出了本技术另一实施例中片上帕尔贴制冷器件的制作方法的进行n型注入的结构示意图。
具体实施方式
51.在以下的叙述中，为了使读者更好地理解本技术而提出了许多技术细节。但是，本领域的普通技术人员可以理解，即使没有这些技术细节和基于以下各实施方式的种种变化和修改，也可以实现本技术所要求保护的技术方案。
52.以下依本发明的不同特征举出数个不同的实施例。本发明中特定的元件及安排是为了简化，但本发明并不以这些实施例为限。举例而言，于第二元件上形成第一元件的描述可包括第一元件与第二元件直接接触的实施例，亦包括具有额外的元件形成在第一元件与第二元件之间、使得第一元件与第二元件并未直接接触的实施例。此外，为简明起见，本发明在不同例子中以重复的元件符号及/或字母表示，但不代表所述各实施例及/或结构间具有特定的关系。必需了解的是，当某层在其它层或基板“上”时，有可能是指直接在其它层或基板上，或指其它层或基板之间夹设其它层。
53.实施例一
54.本技术的一实施例中公开了一种片上帕尔贴制冷器件，图1示出了片上帕尔贴制冷器件100的俯视图，该器件100包括：位于半导体衬底(图中未示出)中的第一类型阱区110，位于半导体衬底表面上的多晶硅栅极111和伪栅，位于第一类型阱区110中的第一类型掺杂区113，及位于第一类型阱区110中的第二类型掺杂区114。多晶硅栅极111位于两个伪栅之间，在一些实施例中，多晶硅栅极111和伪栅可互相平行；在一些实施例中，多晶硅栅极111和伪栅可不互相平行且彼此间隔开。伪栅形成为具有间隔的两段结构，包括第一段1121和第二段1122，第一段1121和第二段1122之间具有间隔1123。该器件100还包括：位于第一段1121上方的第一通孔1161和位于第二段1122上方的第二通孔1162。
55.在一个实施例中，多晶硅栅极与伪栅是同一步工艺中形成的，为了更好地考虑邻近效应，多晶硅栅极111与伪栅之间的间距l应当大于一定阈值，以避免影响晶体管的阈值电压。例如，对于40nm制程工艺，间距l大于0.5 微米。为了简洁起见，图中仅标示了左边一侧的第一类型掺杂区113、伪栅、通孔等结构，在一个实施例中，图中右边一侧的结构与左边相同或相似。
56.第一类型掺杂区113至少与伪栅的第一段1121在半导体衬底上的正投影区重叠，并且，伪栅的第一段1121掺杂为第一类型。第二类型掺杂区114 至少与多晶硅栅极111和伪栅的第二段1122在半导体衬底上的正投影区重叠，并且，伪栅的第一段1122掺杂为第二类型。如图1所示，第二类型掺杂区114位于第一类型阱区110的大部分区域，第一类型掺杂区113位于第一类型阱区110的剩余的小部分区域，多晶硅栅极111和伪栅的第二段1122形成于第二类型掺杂区114的部分区域上，伪栅的第一段1121形成于第一类型掺杂区113的部分区域上。在一个实施例中，第一类型为n型，第二类型为p型，该器件100是在n型阱区中形成p型掺杂区，p型掺杂区分别用作源区和漏区，从而制成pmos晶体管结构。应当注意，图1中虚线框115为器件100的有源区(active area)，其周围区域为形成浅沟槽隔离(sti)。
57.在一个实施例中，多晶硅栅极111与半导体衬底之间具有栅绝缘层，伪栅的两段结构中远离间隔1123的部分区域与半导体衬底之间不具有栅绝缘层。
58.应当理解，本实施例中的器件100还具有多层金属互连线，用于与通孔互连，在此不做赘述。
59.图2示出了片上帕尔贴制冷器件100沿aa’方向的简化截面图。应当注意，图2中图1的部分结构被简化。应当注意，图2中伪栅1121和1122周围形成有侧墙，伪栅1121和1122及阱区110，113的表面上形成有硅化物，此为本领域技术人员所公知的，在此不做赘述。在一实施例中，在通孔1161 上施加高电平，通孔1162上施加低电平或接地，电流(如图中实现箭头所示) 从通孔1161经过伪栅的第一段1121流向第一类型掺杂区113，伪栅的第一段1121和第一类型掺杂区113均为n型掺杂，载流子为电子e-，载流子e-的流向为从第一类型掺杂区113流向第一段1121。电流从第一类型掺杂区 113流向第二类型掺杂区114，并从第二类型掺杂区114流向伪栅的第二段 1122。第二类型掺杂区114和第二段1122均为p型掺杂，载流子为空穴h
+
，载流子h
+
的流向为从第二类型掺杂区114流向第二段1122。在器件100内部，热流的方向为载流子的流向，因此，热流的方向依次为从第一类型掺杂区113流向第一段1121，从第二类型掺杂区114流向第二段1122，也就是从器件内部向表面的方向流动，从而实现散热制冷。
60.在其他实施例中，该器件100还包括：连接第一通孔1161的第一三态控制门和连接第二通孔1162的第二三态控制门。三态控制门的结构如图3所示，三态控制门的输出端连接通孔，两个输入端分别控制信号和使能信号。具体的，第一三态控制门的输出端m连接第一通孔1161，第一三态控制门的第一输入端和第二输入端分别连接第一控制信号ctl(m)和第一使能信号 en(m)，第二三态控制门的输出端n连接第二通孔1162，第二三态控制门的第一输入端和第二输入端分别连接第二控制信号ctl(n)和第二使能信号 en(n)。
61.在一个实施例中，对三态控制门实施不同的信号控制，可以实现该器件 100的正常模式、制冷模式和加热模式。如下表一所示，当第一使能信号en(m) 和第二使能信号en(n)均为低电平(0)时，该器件为正常模式，即m与n 端均为高阻态，没有电流，器件处于正常工作模式。当第一使能信号en(m) 和第二使能信号en(n)均为高电平(1)且第一控制信号ctl(m)为低电平(0)，第二控制信号ctl(n)为高电平(1)时，该器件为制冷模式，即电流从m端流向n端，实现如前文所述的散热制冷功能。当第一使能信号en(m)和第二使能信号en(n)均为高电平(1)且第二控制信号ctl(n)为低电平(0)，第一控制信号ctl(m)为高电平(1)时，该器件为加热模式，即电流从n端流向m端，与制冷模式下相反，热流从器件表面向内部的方向流动，实现加热功能。其中，表一中的
“‑”
表示高电平或低电平，也就是说，正常模式下，第一使能信号en(m)和第二使能信号en(n)均为低电平(0)，三态控制门未开启，第一控制信号ctl(m)和第二控制信号ctl(n)无所谓高电平或低电平。应当理解，器件100的工作模式可以根据实际情况进行选择。例如芯片在未过热情况下可以选择正常工作模式，以实现性能最大化；当芯片有过热威胁的情况下可以切换到制冷模式，以降低结温，回到安全工作温度区间。当芯片在低温环境下可以启动制热模式，以确保正常工作。
62.表一使用三态控制门控制器件模式
[0063] ctl(m)ctl(n)en(m)en(n)正常模式
‑‑
00制冷模式0111加热模式1011
[0064]
实施例二
[0065]
图4示出了另一实施例中的片上帕尔贴器件200的俯视图。该器件200 包括：位于半导体衬底(图中未示出)中的第二类型阱区210，位于半导体衬底表面上的多晶硅栅极211和伪栅，位于第二类型阱区210中的第二类型掺杂区213，及位于第二类型阱区210中的第一类型掺杂区214。伪栅形成为具有间隔的两段结构，包括第一段2121和第二段2122，第一段2121和第二段 2122之间具有间隔2123。该器件200还包括：位于第一段2121上方的第一通孔2161和位于第二段2122上方的第二通孔2162。
[0066]
第二类型掺杂区213至少与伪栅的第一段2121在半导体衬底上的正投影区重叠。第一类型掺杂区214至少与多晶硅栅极211和伪栅的第二段2122 在半导体衬底上的正投影区重叠。如图4所示，第一类型掺杂区214位于第二类型阱区210的大部分区域，第二类型掺杂区213位于第二类型阱区210 的剩余的小部分区域，多晶硅栅极211和伪栅的第二段2122形成于第一类型掺杂区214的部分区域上，伪栅的第一段2121形成于第二类型掺杂区213 的部分区域上。在一个实施例中，第一类型为n型，第二类型为p型，该器件200是在p型阱区中形成n型掺杂区，n型掺杂区分别用作源区和漏区，从而制成nmos晶体管结构。应当注意，图4中虚线框215为器件200的有源区(active area)，其周围区域为形成浅沟槽隔离(sti)。
[0067]
本实施例中，器件200沿bb’方向的截面结构与器件100沿aa’方向的截面结构(即，图2)相似，其工作原理与前文所述实施例相同，在此不做赘述。本实施例中的热流方向是从器件内部向表面的方向流动，从而实现散热制冷。
[0068]
实施例三
[0069]
图5示出了另一实施例中的片上帕尔贴器件300的俯视图。该器件300 包括第一部件301和第二部件302，部件301为pmos晶体管，其结构可以参考图1所示。部件302为nmos晶体管，其结构可以参考图4所示。
[0070]
部件301包括第一类型阱区、第一多晶硅栅极和第一伪栅，部件302包括第二类型阱区、第二多晶硅栅极和第二伪栅，部件301中的第一伪栅的第二段和部件302中的对应的第二伪栅的第二段相连。
[0071]
第一类型掺杂区至少与部件301中第一伪栅的第一段在半导体衬底上的正投影区，及部件302中第二多晶硅栅极和第二伪栅的第一段在半导体衬底上的正投影区重叠。并且，所述第一伪栅的第一段掺杂为第一类型。在一个实施例中，第一类型掺杂区覆盖的面积等于第二类型阱区的面积。第二类型掺杂区至少与部件302中第二伪栅的第二段在半导体衬底上的正投影区，及部件301中第一多晶硅栅极和第一伪栅的第二段在半导体衬底上的正投影区重叠。并且，所述第二伪栅的第二段掺杂为第二类型。在一个实施例中，第二类型掺杂区覆盖的面积等于第一类型阱区的面积。
[0072]
图6示出了片上帕尔贴制冷器件300沿cc’方向的简化截面图。应当注意，图6中图5的部分结构被简化。本实施例的器件中的电流方向、载流子方向和热流方向如图6所示，其工作原理与前文所述实施例相同，在此不做赘述，本实施例中的热流方向是从器件内部向表面的方向流动，从而实现散热制冷。
[0073]
实施例四
[0074]
图7示出了另一实施例中的片上帕尔贴器件400的俯视图。该器件400 包括第一部
件401和第二部件402，部件401和402均为pmos晶体管，其结构可以参考图1所示。部件401和402均包括第一类型阱区、多晶硅栅极和伪栅，部件401中伪栅的第一段和部件402中伪栅的第一段相连。
[0075]
本实施例中，器件400沿dd’方向的截面结构与器件300沿cc’方向的截面结构(即，图6)相似，其工作原理与前文所述实施例相同，在此不做赘述。本实施例中的热流方向是从器件内部向表面的方向流动，从而实现散热制冷。
[0076]
实施例五
[0077]
本技术还公开了一种片上帕尔贴制冷器件的制作方法，图8示出了制作方法的流程图，该方法可以形成例如图1和图4所示的器件100，200。结合图9(a)～图9(e)对该方法进行描述，应当注意，图9(a)～图9(e)对应器件100沿ee’方向或器件200沿ff’方向的截面，该方法包括如下步骤：
[0078]
步骤801，参考图9(a)所示，在半导体衬底(图中未示出)中的第一类型阱区910上形成栅绝缘层920，在栅绝缘层920中形成图案化的光阻930, 对栅绝缘层920进行蚀刻，使得栅绝缘层920暴露部分第一类型阱区。
[0079]
步骤802，参考图9(b)所示，在第一类型阱区910上形成多晶硅940，蚀刻多晶硅940形成多晶硅栅极和伪栅，参考图9(c)所示。此外，该方法进一步包括去除多晶硅栅极区域外的栅绝缘层。伪栅形成为具有间隔的两段结构，其中，两段结构中远离间隔的部分区域与半导体衬底之间不具有栅绝缘层，该间隔位于暴露的部分第一类型阱区。
[0080]
步骤803，参考图9(d)所示，在第一类型阱区910上形成图案化的光阻950，对第一类型阱区910进行p型离子注入，以在第一类型阱区910中形成第一类型掺杂区，第一类型掺杂区至少与伪栅的第一段在半导体衬底上的正投影区重叠。并且，所述伪栅的第一段掺杂为第一类型。接着，去除图案化的光阻950。
[0081]
步骤804，参考图9(e)所示，在第一类型阱区910上形成图案化的光阻960，对第一类型阱区960进行n型离子注入，以在第一类型阱区960中形成第二类型掺杂区，第二类型掺杂区至少与多晶硅栅极和伪栅的第二段在半导体衬底上的正投影区重叠。并且，所述伪栅的第二段掺杂为第二类型。接着，去除图案化的光阻960。
[0082]
步骤805，分别在第一段上方形成第一通孔和在第二段上方形成第二通孔。
[0083]
本实施例中，相对于现有的cmos工艺，只需要增加一次光刻与蚀刻工艺，去除伪栅与半导体衬底之间的栅绝缘层，而在多晶硅图形化工艺以及p 型和n型离子注入工艺中，只需要修改版图中图形的设计，不需要增加额外的光刻工艺。
[0084]
实施例六
[0085]
本技术还公开了一种片上帕尔贴制冷器件的制作方法，图10示出了制作方法的流程图，该方法可以形成例如图5所示的器件300。结合图11～图 12对该方法进行描述，该方法包括如下步骤：
[0086]
步骤1001，在半导体衬底中的第一类型阱区和第二类型阱区上形成栅绝缘层，并且栅绝缘层暴露部分第一类型阱区和部分第二类型阱区。
[0087]
步骤1002，在第一类型阱区上形成第一多晶硅栅极和第一伪栅并在第二类型阱区上形成第二多晶硅和第二伪栅，其中，第一伪栅和第二伪栅分别形成为具有间隔的两段结构，其中，两段结构中远离间隔的部分区域与半导体衬底之间不具有栅绝缘层，间隔位
于暴露的部分第一类型阱区和部分第二类型阱区。
[0088]
在一个实施例中，第一伪栅的第二段和第二伪栅的第二段相连。
[0089]
步骤1003，在半导体衬底中形成第一类型掺杂区，第一类型掺杂区至少与第一伪栅的第一段在半导体衬底上的正投影区，及第二多晶硅栅极和第二伪栅的第一段在半导体衬底上的正投影区重叠。并且，所述第一伪栅的第一段掺杂为第一类型。
[0090]
步骤1004，在半导体衬底中形成第二类型掺杂区，第二类型掺杂区至少与第二伪栅的第二段在半导体衬底上的正投影区，及第一多晶硅栅极和第一伪栅的第二段在半导体衬底上的正投影区重叠。并且，所述第二伪栅的第二段掺杂为第二类型。
[0091]
参考图11所示，图11(a)和图11(b)分别pmos晶体管301和nmos 晶体管302中进行p型离子注入的结构示意图。参考图12所示，图12(a) 和图12(b)分别pmos晶体管301和nmos晶体管302中进行n型离子注入的结构示意图。传统的cmos工艺中，在形成pmos晶体管中只需要进行p型离子注入，在形成nmos晶体管中只需要n型离子注入，而本技术中，对n型阱区进行p型离子注入时还在p型阱区进行p型离子注入，对p 型阱区进行n型离子注入时还在n型阱区进行n型离子注入，以分别在 pmos晶体管和nmos晶体管中形成帕尔贴结构，从而实现散热制冷。本实施例的p型和n型离子注入工艺中，只需要修改版图中图形的设计，不需要增加额外的光刻工艺。
[0092]
步骤1005，在第一伪栅的第一段上方形成第一通孔并在第二伪栅的第一段上方形成第二通孔。
[0093]
根据查到的商用半导体致冷片的数据，面积为8mmx8mm左右芯片，在 2.5a的电流，0.85v的电压下，两端温差可达到67℃。按照比例大致推算一下，在芯片上面积为100umx100um的电路，如果需要引入本技术的方式实施致冷效果，所需要的电流为2.5/(8*8*10*10)＝0.39ma，如果只需要达到 20℃左右的温差，那么仅仅需要0.12ma的电流。即使是1mm2面积的芯片需要达到这样的效果，所需要的电流也只有12ma，所需要的功率为10mw。考虑到芯片里p+/n+多晶硅的高度远小于4mm，导热路径要短很多，实际的导热效率应该还要好过该推算。利用该原理付出可忽略的额外功耗的情况下，在芯片上可以实现可观的结温加速降温效果。
[0094]
需要说明的是，在本专利的申请文件中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。本专利的申请文件中，如果提到根据某要素执行某行为，则是指至少根据该要素执行该行为的意思，其中包括了两种情况：仅根据该要素执行该行为、和根据该要素和其它要素执行该行为。多个、多次、多种等表达包括2个、2次、2种以及2个以上、2次以上、2种以上。
[0095]
在本说明书提及的所有文献都被认为是整体性地包括在本技术的公开内容中，以便在必要时可以作为修改的依据。此外应理解，以上所述仅为本说明书的较佳实施例而已，并非用于限定本说明书的保护范围。凡在本说明书一个或多个实施例的精神和原则之
内，所作的任何修改、等同替换、改进等，均应包含在本说明书一个或多个实施例的保护范围之内。
[0096]
在一些情况下，在权利要求书中记载的动作或步骤可以按照不同于实施例中的顺序来执行并且仍然可以实现期望的结果。另外，在附图中描绘的过程不一定要求示出的特定顺序或者连续顺序才能实现期望的结果。在某些实施方式中，多任务处理和并行处理也是可以的或者可能是有利的。

技术特征：

1.一种片上帕尔贴制冷器件，其特征在于，包括：位于半导体衬底中的第一类型阱区；位于所述半导体衬底表面上的多晶硅栅极和伪栅，所述伪栅形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层；位于所述第一类型阱区中的第一类型掺杂区，所述第一类型掺杂区至少与所述伪栅的第一段在所述半导体衬底上的正投影区重叠；位于所述第一类型阱区中的第二类型掺杂区，所述第二类型掺杂区至少与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠；位于所述第一段上方的第一通孔和位于所述第二段上方的第二通孔。2.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，还包括：连接所述第一通孔的第一三态控制门和连接所述第二通孔的第二三态控制门，所述第一三态控制门的输出端连接所述第一通孔，所述第一三态控制门的第一输入端和第二输入端分别连接第一控制信号和第一使能信号，所述第二三态控制门的输出端连接所述第二通孔，所述第二三态控制门的第一输入端和第二输入端分别连接第二控制信号和第二使能信号。3.根据权利要求2所述的片上帕尔贴制冷器件，其特征在于，该器件包括正常模式、制冷模式和加热模式，其中，当所述第一和第二使能信号均为低电平时，该器件为正常模式；当所述第一和第二使能信号均为高电平且所述第一控制信号为低电平，第二控制信号为高电平时，该器件为制冷模式；当所述第一和第二使能信号均为高电平且所述第二控制信号为低电平，第一控制信号为高电平时，该器件为加热模式。4.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，所述伪栅的第一段中靠近所述间隔的区域掺杂为第一类型。5.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，所述伪栅的第二段中靠近所述间隔的区域掺杂为第二类型。6.根据权利要求1所述的片上帕尔贴制冷器件，其特征在于，所述多晶硅栅极与所述伪栅之间的间距大于0.5微米。7.一种片上帕尔贴制冷器件，其特征在于，包括：位于半导体衬底中相邻的第一类型阱区和第二类型阱区；位于所述第一类型阱区上方的第一多晶硅栅极和第一伪栅，位于所述第二类型阱区上方的第二多晶硅栅极和第二伪栅，其中，所述第一伪栅和所述第二伪栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，并且，所述第一伪栅的第二段和所述第二伪栅的第二段相连；位于所述半导体衬底中的第一类型掺杂区，所述第一类型掺杂区至少与所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述第一伪栅的第一段掺杂为第一类型；位于所述半导体衬底中的第二类型掺杂区，所述第二类型掺杂区至少与所述第二伪栅的第二段在所述半导体衬底上的正投影区，及所述第一多晶硅栅极和所述第一伪栅的第二段在所述半导体衬底上的正投影区重叠，并且，所述第二伪栅的第二段掺杂为第二类型；位于所述第一伪栅的第一段上方的第一通孔和位于所述第二伪栅的第一段上方的第二通孔。
8.根据权利要求7所述的片上帕尔贴制冷器件，其特征在于，所述第一类型掺杂区覆盖的面积等于所述第二类型阱区的面积。9.根据权利要求7所述的片上帕尔贴制冷器件，其特征在于，所述第二类型掺杂区覆盖的面积等于所述第一类型阱区的面积。10.一种片上帕尔贴制冷器件的制作方法，其特征在于，包括：在半导体衬底中的第一类型阱区上形成栅绝缘层，并且所述栅绝缘层暴露部分所述第一类型阱区；在所述第一类型阱区上形成多晶硅栅极和伪栅，所述伪栅形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，所述间隔位于暴露的所述部分第一类型阱区；在所述第一类型阱区中形成第一类型掺杂区，所述第一类型掺杂区至少与所述伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述伪栅的第一段掺杂为第一类型；在所述第一类型阱区中形成第二类型掺杂区，所述第二类型掺杂区至少与所述多晶硅栅极和所述伪栅的第二段在所述半导体衬底上的正投影区重叠，并且，所述伪栅的第二段掺杂为第二类型；分别在所述第一段上方形成第一通孔和在所述第二段上方形成第二通孔。11.一种片上帕尔贴制冷器件的制作方法，其特征在于，包括：在半导体衬底中的第一类型阱区和第二类型阱区上形成栅绝缘层，并且所述栅绝缘层暴露部分所述第一类型阱区和部分所述第二类型阱区；在所述第一类型阱区上形成第一多晶硅栅极和第一伪栅并在所述第二类型阱区上形成第二多晶硅和第二伪栅，其中，所述第一伪栅和所述第二伪栅分别形成为具有间隔的两段结构，其中，所述两段结构中远离间隔的部分区域与所述半导体衬底之间不具有栅绝缘层，所述间隔位于暴露的所述部分第一类型阱区和所述部分第二类型阱区；在所述半导体衬底中形成第一类型掺杂区，所述第一类型掺杂区至少与所述第一伪栅的第一段在所述半导体衬底上的正投影区，及所述第二多晶硅栅极和所述第二伪栅的第一段在所述半导体衬底上的正投影区重叠，并且，所述第一伪栅的第一段掺杂为第一类型；在所述半导体衬底中形成第二类型掺杂区，所述第二类型掺杂区至少与所述第二伪栅的第二段在所述半导体衬底上的正投影区，及所述第一多晶硅栅极和所述第一伪栅的第二段在所述半导体衬底上的正投影区重叠，并且，所述第二伪栅的第二段掺杂为第二类型；在所述第一伪栅的第一段上方形成第一通孔并在所述第二伪栅的第一段上方形成第二通孔。12.根据权利要求11所述的片上帕尔贴制冷器件的制作方法，其特征在于，所述第一伪栅的第二段和所述第二伪栅的第二段相连。

技术总结

本申请涉及半导体技术领域，公开了一种片上帕尔贴制冷器件及其制作方法，该器件包括：位于半导体衬底中的第一类型阱区，位于半导体衬底表面上的多晶硅栅极和伪栅，位于第一类型阱区中的第一类型掺杂区，位于第一类型阱区中的第二类型掺杂区，位于第一段上方的第一通孔和位于第二段上方的第二通孔。伪栅形成为具有间隔的两段结构，两段结构中远离间隔的部分区域与半导体衬底之间不具有栅绝缘层。第一类型掺杂区至少与伪栅的第一段在半导体衬底上的正投影区重叠。第二类型掺杂区至少与多晶硅栅极和伪栅的第二段在半导体衬底上的正投影区重叠。本申请实施方式中，热流方向是从器件内部向表面的方向流动，从而实现散热制冷。从而实现散热制冷。从而实现散热制冷。