1、自从人类进入商品经济社会以来，贸易即已成为人们日常活动的主要局部，并成为一国经济增长的主动力。国际分工的深化、大量国际统一标准规章的建立印制板设计面试篇一：pcb工程师面试问题汇总pcblayout工程师的面试试题？Layout流程、工艺要求及留意事项； 2.相关产品PCBLayout 的安规标准和EMC要求； 3.标准且常用的零件封闭尺寸〔如SOP-8)； 4.根本的电路学问；的制作流程〔留意与Layout流程区分〕等。 6.实际操作力气〔重要PCB工程师笔试题及答案一.填空上的互连线按类型可分为_微带 2、线_和带状线2引起串扰的两个因素是_容性耦合和_感性耦合[hide]的三要素：放射源传导途径敏感接收端铜的厚度是MIL 5.信号在PCB(Er为4)带状线中的速度为:6inch/ns 的外表处理方式有：喷锡，沉银，沉金等pcblayout工程师的工作是需要很好的耐烦的，而且更需要细心。面试是你整个求职过程中最重要的阶段。成败均确定于你面试时的表现。每个人都能够学会怎么精彩地面试，而且绝大多数的错误都可以预期并且避开，下面这些将给你带来成功的契机。细心预备全部面试有可能需要的东西，比方文凭，身份证复印件，pcb设计简 3、历，相片等等，绝不能在这点上让人感到你是一个不认真的人。完好地填妥公司的表格–即使你已经有简历。即使你带了简历来，很多公司都会要求你填一张表。你情愿并且有始有终地填完这张表，会传
卫生香达出你做事正规、做事善始善终的信息。面试前先自己预演一下，尝试你会被问及的各种问题和答案，即使你不能猜出全部你可能被问的问题，但思考它们的过程会让你减轻紧急而且在面试时心里有底。用减轻紧急的技巧来削减你的担忧，深呼吸以使自己冷静下来。公众人物有很多舒缓压力的方法会关怀你进展面试。在面试接近时练习一下如何放松自己，譬如放慢语速，你越放松越会觉得舒适自然，也会流露
4、出更多的自信。留心你自己的身体语言，尽量显得精警、有活力、
对主考人礼貌。用眼神沟通，在不言之中，你会呈现出对对方的爱好。PADS把你遇到的每一个人看成是面试中的重要人物，确定要对每一个你接触的人都彬彬有礼，不管他们是谁以及他们的职务是什么，每个人对你的看法对面试来说都可能是重要的。清楚雇主的需要，表现出自己对公司的价值，呈现你适应环境的力气。紧记每次面试的目的都是获聘。你必需突出地表现出自己的性格和专业力气以获得聘请。面试尾声时，要确保你知道下一步怎么办，和雇主什么时候会做决断。要确保你有适当的技能，知道你的优势。你怎么用
5、自己的学历、阅历、受过的培训和薪酬和别人比较。谈些你知道怎么做
得格外精彩的事情，那是你下一份工作的关键。要让人产生好感，富于热忱。人们都宠爱聘请简洁相处且为公司傲慢的人。要正规稳重，也要表现你的精力和爱好。用你所学的Allegro学问。说明你的
专长和爱好。对雇主最有利的事情之一就是你宠爱自己的业务，面试之前要知道你最宠爱的工作是什么，它会给雇主带来什么利益。将你的特长转换成有关工作业绩和效益以及雇主需要的用语。假设你对自己和工作有关的特长深信不疑的话，重点强调你能够给对方带来的好处，在任何可能的状况下，举出关于对方需要的例子。将你所
ebeam
6、有的优势推销出去，营销自己格外重要，包括你的技术资格，一般力气
和性格优点，雇主只在乎两点：你的资格凭证、你的个人性格。谈一下你性格中的主动方面并结合例子告知对方你在具体工作中会怎么做。呈现你勤奋工作
追求团体目标的力气，大多数主考人都期望一位有制造力、性格良好，能够融入到团体之中的人。你要必需通过强调自己给对方带来的好处来劝告对方你两者皆优。知道怎么答复麻烦的问题，大局部的主要问题事前都可以意料到。但是，总会有些让你犯难的问题以观看你在压力下的表现。应付这类问题的最好状况就是有备而战，冷静地整理好思路并尽量冷静答复，甚至有时候可以
7、承受不直接答复而是间接答复的策略。不要可怕成认错误，雇主期望知
道你犯过什么错误以及你有哪些缺乏。不要可怕成认错误，但要坚持主动地强调你的特长，以及你如何将自己的缺乏变成优势。用完好的句子和实质性的内容答复以下问题。紧记你的主考人都想推断出
你能为公司带来什么实质性的东西，不要只用“是的”“不是”来答复以下问题。清楚自己的交际用语，对大局部的雇主而言，交际的语言技巧格外有价值，是受过良好教养和有竞争力的标志。清楚你自己是如何交际的，并且协作其他人一起联系你从最好方向努力去呈现自己。
1、如何处理实际布线中的一些理论冲突的问题问：在实际布线中
8、，很多理论是相互冲突的；例如：1。处理多个模/数地的接法：理论上是
应当相互隔离的，但在实际的小型化、高密度布线中，由于空间的局限或者确定的隔离会导致小信号模拟地走线过长，很难实现理论的接法。我的做法是：将模/数功能模块的地分割成一个完好的孤岛，该功能模块的模/数地都连接在这一个孤岛上。再通过沟道让孤岛和“大”地连接。不知这种做法是否正确?2。理论上晶振与CPU的连线应当尽量短，由于构造布局的缘由，晶振与CPU的连线比较长、比较细，因此受到了干扰，工作不稳定，这时如何从布线解决这个问题?诸如此
类的问题还有很多，尤其是高速PCB布线中考虑EM
按钮指示灯9、C、EMI问题，有很多冲突，很是头痛，请问如何解决这些冲突? 答：1.根本上，将模/数地分割隔离是对的。要留意的是信号走线尽量不要跨过有分割的地方(moat)，还有不要让电源和信号的回流电流路径(returningcurrentpath)变太大。 2.晶振是模拟的正反响振荡电路，要有稳定的振荡信号，必需
满足loopgain与phase的标准，而这模拟信号的振荡标准很简洁受到干扰，即使加groundguardtraces可能也无法完全隔离干扰。而且离的太远，地平面上的噪声也会影响正反响振荡电路。所以，确定要将晶振和芯片的距离进可能靠近。
10、 3.的确高速布线与EMI的要求有很多冲突。但根本原那么是因EMI 所加的电阻电容或ferritebead，不能造成信号的一些电气特性不符合标准。所以，最好先用支配走线和PCB叠层的技巧来解决或削减EMI的问题，如高速信号走内层。最终才用电阻电容或ferritebead的方式，以降低对信号的损害。2。在高速设计中，如何解决信号的完好性问题?差分布线方式是如何实现的?对于只有一个输出端的时钟信号线，如何实现差分布线? 答：信号完好性根本上是阻抗匹配的问题。而影响阻抗匹配的因素有信号源的架构和输出阻抗(outputimpedance)，走
11、线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。解决的方式是靠端接(termination)与调整走线的拓朴。差分对的布线有两点要留意，一是两条线的长度要尽量一样长，另一是两线的间距(此间距由差分阻抗确定)要始终保持不变，也就是要保持平行。平行的方式有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者side-by-side实现的方式较多。要用差分布线确定是信号源和接收端也都是差分信号才有意义。所以对只有一个输出端的时钟信号是无法使用差分布线的。
12、3。关于高速差分信号布线问：在pcb上靠近平行走高速差分信号
线对的时候，在阻抗匹配的状况下，由于两线的相互耦合，会带来很多好处。但是有观点认为这样会增大信号的衰减，影响传输距离。是不是这样，为什么?我在一些大公司的评估板上看到高速布线有的尽量靠近且平行，而有的却有意的使两线距离忽远忽近，我不懂那一种效果更好。我的信号1GHz以上，阻抗为50欧姆。在用软件计算时，差分线对也是以50欧姆来计算吗?还是以100欧姆来算?接收端差分线对之间可否加一匹配电阻?答：会使高频信号能量衰减的缘由一是导体本身的电阻特性(conductorloss)
13、，包括集肤效应(skineffect)，另一是介电物质的dielectricloss。这两种因子在电磁理论分析传输线效应(transmissionlineeffect)时，可看出他们对信号衰减的影响程度。差分线的耦合是会影响各自的特性阻抗，变的较小，依据分压原理(voltagedivider)这会使信号源送到线上的电压小一点。至于，因耦合而使信号衰减的理论分析我并没有看过，所以我无法评论。对差分对的布线方式应当要适当的靠近且平行。所谓适当的靠近是由于这间距会影响到差分阻抗(differentialimpedance)的值，此值是设计差分对
14、的重要参数。需要平行也是由于要保持差分阻抗的全都性。假设两线忽远忽近，差分阻抗就会不全都，就会影响信号完好性(signalintegrity)准时间延迟(timingdelay)。差分阻抗的计算是2(Z11–Z12)，其中,Z11是走线本身的特性阻抗,Z12是两条差分线间由于耦合而产生的阻抗，与线距有关。所以，要设计差分阻抗为100欧姆时，走线本身的特性阻抗确定要稍大于50欧姆。至于要大多少，可用
仿真软件算出来。4。问：要提高抗干扰性，除了模拟地和数字地分开只在电源一点连接，加粗地线和电源线外，期望专家给一些好的看法和建议! 答：除了 15、地要分开隔离外，也要留意模拟电路局部的电源，假设跟数字电路共享电源，最好要加滤波线路。另外，数字信号和模拟信号不要有穿插，尤其不要跨过分割地的地方(moat)。5。关于高速PCB设计中信号层空白区域敷铜接地问题问：在高速PCB设计中，信号层的空白区域可以敷铜，那么多个信号层的敷铜是都接地好呢，还是一半接地，一半接电源好呢? 答：般在空白区域的敷铜绝大局部状况是接地。只是在高速信号线旁敷铜时要留意敷铜与信号线的距离，由于所敷的铜会降低一点走线的特性阻抗。也要留意不要影响到它层的特性阻抗，例如在dualstripline的构造时。磁盘阵列柜
16、6。高速信号线的匹配问题问：在高速板(如p4的主板)layour，为什么要求高速信号线(如cpu数据，地址信号线)要匹配?假设不匹配会带来什么隐患?其匹配的长度范围(既信号线的时滞差)是由什么因素确定的，怎样计算? 答：要求走线特性阻抗匹配的主要缘由是要避开高速传输线效应(transmissionlineeffect)所引起的反射(reflection)影响到信号完好性(signalintegrity)和延迟时间(flighttime)。也就是说假设不匹配，那么信号会被反射影响其质量。全部走线的长度范围都是依据时序(timing)的
17、要求所订出来的。影响信号延迟时间的因素很多，走线长度只是其一。P4要求某些信号线长度要在某个范围就是依据该信号所用的传输模式(commonclock或sourcesynchronous)下算得的timingmarg
in，支配一部份给走线长度的允许误差。至于，上述两种模式时序的计算，限于时间与篇幅不便利在此详述，请到以下网址Pentium4/guides下
载”IntelPentium4Processorinthe423-pinPackage/Intel850ChipsetPlatform DesignGuide”。其中“Methodolo
18、gyforDeterminingTopologyandRoutingGuideline”章节内有详述。7。问：在高密度印制板上通过软件自动产生测试点一般状况下能满足大批量生产的测试要求吗?添加测试点会不会影响高速信号的质量? 答：一般软件自动产生测试点是否满足测试需求必需看对加测试点的标准是否符合测试机具的要求。另外，假设走线太密且加测试点的标准比较严，那么有可能没方法自动对每段线都加上测试点，当然，需要手动补齐所要测试的地方。至于会不会影响信号质量就要看加测试点的方式和信号到底多快而定。根本上外加的测试点(不用线上既有的穿孔(via
19、orDIPpin)当测试点)可能加在线上或是从线上拉一小段线出来。前者相当于是加上一个很小的电容在线上，后者那么是多了一段分支。这两个状况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘转变率(edgerate)有关。影响大小可透过仿真得知。原那么上测试点越小越好(当然还要满足测试机具的要求)分支越短越好。8。如何选择PCB板材?如何避开高速数据传输对四周模拟小信号的高频干扰，有没有一些设计的根本思路?感谢答：选择PCB板材必需在满足设计需求和可量产性及本钱中间取得平衡点。设计需求包含电气和机构这两局部。通常在设
高效煤粉锅炉20、计特殊高速的PCB板子(大于GHz的频率)时这材质问题会比较重要。例如，如今常用的FR-4材质，在几个GHz的频率时的介质损dielectricloss会对信号衰减有很大的影响，可能就不合用。就电气而言，要留意介电常数(dielectricconstant)和介质损在所设计的频率是否合用。避开高频干扰的根本思路是尽量降低高频信号电磁场的干扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模拟信号之间的距离，或加groundguard/shunttraces在模拟信号旁边。还要留意数字地对模拟地的噪声干扰。9。众所周知PCB
21、板包括很多层，但其中某些层的含义我还不是很清楚。mechanical，keepoutlayer,topoverlay,bottomoverlay,toppaste,bottompaste,topsolder, bottomsolder,drillguide,drilldrawing,multilayer这些层不知道它们的确切含义。期望您指教。答：在EDA软件的特地术语中，有很多不是有违反定义的。以下就字面上可能的意义来解释。Mechnical：一般多指板型机械加工尺寸标注层篇二：?印制板设计与实现XX?实训报告要求?印制板设
22、计与实现?实训报告要求一、实训目的1．生疏把握ProtelDXP 软件的操作2．把握电路原理图的设计3．把握双面电路板〔PCB〕的设计方法4．生疏单面、多面印刷板的设计方法5．生疏PCB设计过程中的常用操作二、实训内容与要求〔一〕学习内容1．ProtelDXP软件组成与文件类型、组成。2．电路原理图的设计、编辑、编译操作以及报表的生成3．元器件的设计制作4．双面印制板的规划、自动布局、布线与手工编辑5．设计规章的运用6．单面板、多面板的设计方法7．印制板设计中
的局部操作8．封装元件的设计制作〔二〕设计与制作要
23、求 1.按指定题目完成电路原理图设计图纸〔文件〕一份完成双面电路板的设计二份〔文件〕其中：承受自动布局、布线+手工编辑操作一
份完全手工方式一份〔选〕，其它文件假设干 2.自选题目同样完成
上述内容与要求注：自选的题目是指参与学校各种竞赛、小制作等工程内容三、实训报告1．实训目的2．实训内容与要求3．电路原理图设计
流程与方法 4.印制板设计流程与方法 5.遇到问题与解决方法 6.实
训总结〔提示：切勿写成类似于思想小结〕2 实训报告实训名称系别专
业、班级同学姓名、学号指导老师实训地点实训
24、起始日期年月日实训完毕日期年月日篇三：印制板设计的根本准那么印制板总体设计流程：原理图设计→原理图仿真→网络报表生成→印制板设计→信号完好性分析→文件存储及打印印制板的根本设计准那么：Ⅰ.抗干扰设计原那么：⒈电源线的设计：①选择适宜的电源：不同元器件对电源的要求不同〔功率、电位、频率、洁净度〔纹波〕〕②尽量加宽电源线：估算出电源线路中电流大小，计算出电源线宽度，尽可能加宽电源线
③保证电源线、底线走向和与数据传输方向全都④使用抗干扰元器件〔磁珠、磁环、电源滤波器、屏蔽罩等〕⑤电源入口添加去耦电容〔10~
25、100uF〕或上拉电阻〔不常用〕⒉底线设计：①印制板中模拟地和数字地应尽量分开，最终通过电感或磁珠集合到一起②低频电路中的地线应尽量承受单点接地，高频电路中应承受多点接地③尽量加宽地线，应在2~3mm以上④将敏感电路连接到稳定的接地参考源上⑤对印制电路板进展分区
设计，把高带宽噪声电路与低频电路分开，使干扰电流尽量不通过公共的接地回路而影响到其它回路⑥尽量削减接地环路的面积，以降低电路中的感应噪声⒊元器件的配置：①不要有过长的平行信号线②保证PCB的时钟发生器、晶振和CPU的时钟输入端应尽量靠近，同时远离其它
26、低频器件③元器件应围绕电路中的核心器件来配置，同时尽量削减引线长度④对PCB板依据频率和电流开关特性进展分区布局，同时保证噪声元器件和非噪声元器件之间保持确定的距离⑤考虑PCB板在机箱中的位置和方向，保证发热量大的元器件处于上方⑥缩短高频元器件之间的引线⒋去耦电容的配置：通常在集成电路的电源和地之间加一个去耦电容，其主要作用是：作为集成电路的储能电容；旁虑掉电路的高频噪声①每10个集成电路要加一片充放电电容，容值约为10uF左右②引线式电容用于低频，而贴片式电容用于高频③每个集成电路芯片都应配置一个的陶瓷电
矿泉水瓶盖27、容或是没4~8个芯片配置一个钽电容④对抗噪声力气弱、开关时电源转变大的元器件〔如RAM、
ROM等存储器件〕应在其电源线和地线之间参与高频去耦电容⑤电容之间不要共用过孔，电容的过孔要尽量靠近焊盘⑥去耦电容引线不能过长⒌降低噪声和电磁干扰的原那么：①PCB板布线时，应尽量承受45度折线而不是90度折线，这样的走线可尽量削减高频信号对外的放射和耦合②用串联电阻的方法降低把握电路上下沿的跳变速率，同时也可以吸取接收端的反射③石英晶振的外壳要接地，石英晶振或对噪声敏感的器件下面不要走线。由于晶振处于高频信号较多的地方，假设在
28、其下面走线，那么会对走线信号形成干扰④闲置不用的门电路输出端不要悬空；闲置不用的运放正输入端要接地，负输入端接输出端⑤时钟线垂直于I/O线时干扰较小⑥时钟线上一般走的都是一个板子上最高的信号，所以时钟线要尽量的短，用地线将时钟线隔离起来⑦I/O驱动电路尽量靠近PCB板边缘⑧印制电路板上的任何信号都不要形成环路⑨对于高频板，电感的分布电容不能无视，电容的分布电感也不能无视⑩通常功率线、沟通线尽量布置在和信号线不同的板上；假设布置在同一板上，那么三者应分开走线
⒍其它设计原那么：①对于CMOS芯片而言，未使用的引脚必
29、须给它一个确定的电平〔通过电阻接地或接电源〕②印制电路板中假设有继电器、计数器、按钮等元件，操作时它们均会产生较大的火花放电，因此必需承受RC电路来吸取这些元器件的放电电流③印制电路板上的把握总
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