一种减少纹波的PUMP电路、非易失性存储器的制作方法

一种减少纹波的pump电路、非易失性存储器
技术领域
1.本发明涉及半导体技术领域，尤其涉及一种减少纹波的pump电路、非易失性存储器。

背景技术：

2.现有的非易失性存储器在对存储器中的数据进行读取操作时，为提高读取的操作的正确性即提高读取的裕度，需要提高读取电压的稳定性，但是，现有的非易失性存储器中的pump 电路电路提供的读取电压的纹波过大，读取电压的稳定性不高，影响读取操作的正确性。

技术实现要素：

3.以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
4.本发明实施例提供了一种减少纹波的pump电路及包括其的非易失性存储器，能够减少读取电压的纹波，提高读取电压的稳定性，从而保证读取操作的正确性。
5.第一方面，本发明实施例提供了一种减少纹波的pump电路，包括：
6.pump主体，包括多份电荷泵，用于产生所述pump电路的输出电压；
7.分压电路，用于对所述pump电路的输出电压进行分压；
8.比较电路，用于根据所述pump电路的输出电压的分压和参考电压的大小，产生输出电流；
9.偏置电路，与所述比较电路相连，用于根据所述输出电流生成第二偏置电流，所述输出电流是所述第二偏置电流的若干倍；
10.时钟控制电路，与所述偏置电路和所述pump电路相连，用于根据所述第二偏置电流产生控制所述pump主体工作的第一时钟信号，当第二偏置电流变小，则所述第一时钟信号的频率对应变慢，当第二偏置电流变大，则所述第一时钟信号的频率对应变快。
11.本发明实施例提供的一种减少纹波的pump电路，至少具有以下有益效果：
12.参照图2，当pump主体的输出电压经过分压电路产生的分压vdiv上升到大于参考电压 vref时，输出电流变小，而偏置电路中根据所述输出电流生成的第二偏置电流，输出电流是第二偏置电流的若干倍，也对应变小，则时钟控制电路产生的第一时钟信号的频率对应变慢，进而vdiv开始缓慢下降，而当vdiv下降到小于vref时，输出电流变大，第二偏置电流变大，因第二偏置电流变大，时钟控制电路产生的第一时钟信号的频率也对应变快，这里，可以理解的是，本发明实施例的减少纹波的pump电路与现有的pump电路的区别点在于：当vdiv上升到大于vref时，记此时的vdiv为vd1，本发明实施例的减少纹波的pump电路并不会立即停止产生第一时钟信号，从而让vdiv直接从vd1回落到不大于vref，而是通过让第二偏置电流变小来调慢第一时钟信号的频率进而平缓的降低vdiv；而同理，当pump电路电路外接入有负载的电路，pump电路的输出电压vdiv就会减少，而当输出电压从vref回落到小
于vref 时，记此时的vdiv为vd2，本发明实施例的减少纹波的pump电路也不会采用一固定的频率去作为产生第一时钟信号的频率，从而避免采用的频率是高频率而导致vdiv从vd2升压到不小于vref的时间过短,而是让第二偏置电流变大，平缓的调快第一时钟信号的频率从而平缓的提升vdiv，值得注意的是，因为本发明实施例是通过第二偏置电流的变化来直接控制时钟控制电路产生的第一时钟信号的频率从而控制pump主体工作从而控制pump电路输出电压的变化快慢的，所以本发明实施例所产生的第一时钟信号的频率相对于现有的pump电路所对应的固定频率具有实时的优点，产生的第一时钟信号的频率并不是固定的，而是根据vdiv和 vref的实时比较结果得到的第二偏置电流决定的，所以本发明实施例的减少纹波的pump电路能够减少读取电压的纹波，提高读取电压的稳定性，从而保证读取操作的正确性。
13.可选地，在本发明的一实施例中，比较电路包括：
14.第一p型mosfet管，用于产生输入电流，所述第一p型mosfet管的栅极连接漏极，所述第一p型mosfet管的源极连接电源；
15.第二p型mosfet管，用于产生输出电流，所述第二p型mosfet管的栅极连接漏极，所述第二p型mosfet管的栅极作为所述比较电路的输出节点，连接所述偏置电路，所述第二p 型mosfet管的源极连接电源；
16.第一n型mosfet管，所述第一n型mosfet管的栅极连接所述分压电路的输出端，用于接收所述pump电路的输出电压的分压，所述第一p型mosfet管的漏极与所述第一n型mosfet 管的漏极相连；
17.第二n型mosfet管，所述第二n型mosfet管的栅极连接一个参考电压源，用于接收所述参考电压，所述第二p型mosfet管的漏极与所述第二n型mosfet管的漏极相连；
18.尾mosfet管，所述尾mosfet管的漏极与所述第一n型mosfet管的漏极相连，所述尾 mosfet管的漏极与所述第二n型mosfet管的漏极相连，所述尾mosfet管的栅极连接一尾电源，所述尾mosfet管的源极接地。
19.可选地，在本发明的一实施例中，偏置电路包括：
20.第三p型mosfet管，用于根据所述输出电流生成第一偏置电流，所述输出电流是所述第一偏置电流的若干倍，所述第二p型mosfet管的栅极与所述第三p型mosfet管的栅极相连，所述第三p型mosfet管的源极与电源相连；
21.第四p型mosfet管，所述第四p型mosfet管的源极与电源相连，所述第四p型mosfet 管的栅极与自身的漏极相连，并作为所述偏置电路的第一输出节点为所述时钟控制电路提供所述第二偏置电流；
22.第四n型mosfet管，所述第四n型mosfet管的漏极与所述第三p型mosfet管的漏极相连，所述第四n型mosfet管的栅极与自身的漏极相连，所述第四n型mosfet管的源极接地；
23.第五n型mosfet管，用于根据所述第一偏置电流生成所述第二偏置电流，所述第二偏置电流是所述第一偏置电流的若干倍，所述第五n型mosfet管的栅极与所述第四n型mosfet 管的栅极相连，所述第五n型mosfet管的漏极与所述第四p型mosfet管的漏极相连，所述第五n型mosfet管的源极接地，所述第五n型mosfet管的栅极作为所述偏置电路的第二输出节点为所述时钟控制电路提供所述第二偏置电流。
24.可选地，在本发明的一实施例中，时钟控制电路包括：
25.第一非门电路、第二非门电路和第三非门电路，所述第一非门电路、所述第二非门电路和所述第三非门电路串联，所述第一非门电路的输入端与所述第三非门电路的输出端相连，所述第一非门电路的输出端与所述第二非门电路的输入端相连，所述第二非门电路的输出端与所述第三非门电路的输入端相连；
26.所述第一非门电路作为所述时钟控制电路的输入端，所述第三非门电路的输出端作为所述时钟控制电路的输出端连接所述pump主体的输入端。
27.可选地，在本发明的一实施例中，所述非门电路包括：
28.第一电流输入端，包括第一非门p型mosfet管，所述第一非门p型mosfet管的源极与电源相连，用于根据第二偏置电流生成第一电流，所述第一电流是所述第二偏置电流的若干倍；
29.第二电流输入端，包括第一非门n型mosfet管，所述第一非门n型mosfet管的源极接地，用于根据所述第二偏置电流生成所述第一电流；
30.反相电路，用于对所述非门电路的输入取反，包括：
31.第一反相p型mosfet管，所述第一反相p型mosfet管的源极与所述第一非门p型mosfet 管的源极相连，所述第一反相p型mosfet管的栅极与所述非门电路的输入端相连，所述第一反相p型mosfet管的漏极与所述非门电路的输出端相连；
32.第一反相n型mosfet管，所述第一反相n型mosfet管的栅极与所述非门电路的输入端相连，所述第一反相n型mosfet管的源极与所述第一非门p型mosfet管的漏极相连，所述第一反相n型mosfet管的漏极与所述输出端相连；
33.所述第一非门电路的所述第一非门p型mosfet管的栅极与所述偏置电路的第四p型 mosfet管相连，所述第一非门电路的所述第一非门p型mosfet管的栅极与所述第二非门电路的第一非门p型mosfet管的栅极相连，所述第一非门电路的所述第一非门n型mosfet管与所述偏置电路的第五n型mosfet管的栅极相连，所述第一非门电路的所述第一非门n型 mosfet管的所述第一非门n型mosfet管的栅极与所述第二非门电路的所述第一非门n型 mosfet管的栅极相连；
34.所述第二非门电路的所述第一非门p型mosfet管的栅极与所述第三非门电路的所述第一非门p型mosfet管的栅极相连，所述第二非门电路的所述第一非门n型mosfet管的栅极与所述第三非门电路的所述第一非门n型mosfet管的栅极相连。
35.可选地，在本发明的一实施例中，所述第一p型mosfet管与所述第二p型mosfet管相同，所述第一n型mosfet管与所述第二n型mosfet管相同，所述第一p型mosfet管与所述第二p型mosfet管在所述比较电路上为对称结构，所述第一n型mosfet管与所述第二n型 mosfet管在所述比较电路上为对称结构。
36.可选地，在本发明的一实施例中，在任意两个所述非门电路之间添加有延时单元。
37.可选地，在本发明的一实施例中，所述延时单元为阻容延迟网络。
38.可选地，在本发明的一实施例中，所述延时单元为感容延迟网络。
39.第二方面，本发明实施例提供了一种非易失性存储器，包括上述第一方面的减少纹波的 pump电路，故，本发明实施例第二方面提供的非易失性存储器至少具有如下有益效果：
40.因该非易失性存储器具有前述的减少纹波的pump电路，所以在对该非易失性存储
器内的数据进行读取时的读取电压的纹波的会降低，读取电压会比现有的非易失性存储器的读取电压更为稳定，所以读取出的数据的正确率高，在同类产品的竞争中有充分的优势，有利于具有前述的减少纹波的pump电路的非易失性存储器的产品的推广。
41.本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。
附图说明
42.附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本发明的示例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。
43.图1是现有技术的pump电路的电路示意图；
44.图2是本发明实施例的减少纹波的pump电路的电路示意图。
具体实施方式
45.下面详细描述本发明的实施例，实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
46.在本发明的描述中，需要理解的是，涉及到方位描述，例如上、下、前、后、左、右等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
47.在本发明的描述中，若干的含义是一个或者多个，多个的含义是两个以上，大于、小于、超过等理解为不包括本数，以上、以下、以内等理解为包括本数。如果有描述到第一、第二只是用于区分技术特征为目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量或者隐含指明所指示的技术特征的先后关系。
48.本发明的描述中，除非另有明确的限定，设置、安装、连接等词语应做广义理解，所属技术领域技术人员可以结合技术方案的具体内容合理确定上述词语在本发明中的具体含义。
49.现有的非易失性存储器在对存储器中的数据进行读取操作时，为提高读取的操作的正确性即提高读取的裕度，需要提高读取电压的稳定性，但是，现有的非易失性存储器中的pump 电路电路提供的读取电压的纹波过大，读取电压的稳定性不高，影响读取操作的正确性。
50.而现有的非易失性存储器中的pump电路提供的读取电压的纹波过大的原因在于，参照图 1，现有技术中的pump电路电路，在pump电路的输出电压的分压vdiv大于vref后，记此时 vdiv为vd1，比较器输出高电平，而高电平经过电路中的逻辑电路即或非门电路后，或非门电路输出为低电平，而低电平作用于pump电路电路，pump_osc一直为低电平，不振荡，故 pump电路停止工作，输出电压不再增加，直到vdiv从vd1回落到不大于vref；而可以理解的是，当pump电路电路外接入有负载的电路，pump电路的输出电压的分压vdiv就会减少，而当输出电压的分压vdiv从vref回落到小于vref时，记此时的vdiv为vd2，比较器输出低电
平，而低电平经过电路中的或非门电路后，或非门输出由pposc决定,其中pposc为频率固定的时钟信号，以固定的频率在低电平和高电平之间转换，这里，可以想到的是，pposc 可以由环形振荡器产生，也可以由其他合理的振荡器产生，而pump_osc接收或非门的输出发生对应固定频率的振荡，故pump电路电路增加输出电压直到vdiv从vd2上升到不小于vref，而可以理解的是，在pump电路的输出电压的分压vdiv大于vref的情况下，现有的pump电路的输出电压的分压vdiv直接从vd1回落到不大于vref，另外，在pump电路的输出电压的分压vdiv小于vref的情况下，现有的pump电路的输出电压以频率固定的时钟信号增加输出电压直到vdiv从vd2上升到不小于vref，而可以理解的是，一般而言，为了防止vdiv从0 上升到vref的时间过长，pposc的频率一般都不会选择太低，故现有的pump电路在vdiv小于vref的情况下，直接以pposc增加输出电压会导致输出电压上升过快，又会很快导致vdiv 大于vref，如此便会导致输出电压的分压vdiv在vd1和vd2之间切换过快，从而导致纹波过大，所以现有的pump电路会导致读取非易失性存储器的数据时的读取电压的纹波过大，读取电压的稳定性不高，从而影响读取操作的正确性。
51.基于上述问题，本发明实施例提供了一种减少纹波的pump电路，可以减少读取电压的纹波，提高读取电压的稳定性，从而不影响读取操作的正确性，参照图2，上述减少纹波的pump 电路包括：
52.pump主体，包括多份电荷泵，用于产生pump电路的输出电压；
53.分压电路，用于对pump电路的输出电压进行分压；
54.比较电路，用于根据pump电路的输出电压的分压vdiv和参考电压vref的大小，产生输出电流i2；
55.偏置电路，与比较电路相连，用于以一定的倍数复制比较电路的输出电流i2以生成第二偏置电流i4；
56.时钟控制电路，与偏置电路和pump电路相连，用于根据第二偏置电流i4产生控制pump 主体工作的第一时钟信号，当第二偏置电流i4变小，则第一时钟信号的频率对应变慢，当第二偏置电流i4变大，则第一时钟信号的频率对应变快；
57.当vdiv大于vref时，输出电流i2变小，而偏置电路中根据输出电流生成的第二偏置电流i4，输出电流i2是第二偏置电流i4的若干倍，也对应变小，则时钟控制电路产生的第一时钟信号的频率对应变慢，而当vdiv小于vref时，输出电流i2变大，第二偏置电流i4变大，因第二偏置电流i4变大，时钟控制电路产生的第一时钟信号的频率也对应变快，这里，可以理解的是，本发明实施例的减少纹波的pump电路与现有的pump电路的区别点在于：当 vdiv大于vref时，记此时的vdiv为vd1，本发明实施例的减少纹波的pump电路并不会立即停止产生第一时钟信号，从而让vdiv直接从vd1回落到不大于vref，而是通过让第二偏置电流i4变小来调慢第一时钟信号的频率进而平缓的降低vdiv；而同理，当pump电路电路外接入有负载的电路，pump电路的输出电压的分压vdiv就会减少，而当输出电压从vref回落到小于vref时，记此时的vdiv为vd2，本发明实施例的减少纹波的pump电路也不会采用一固定的频率去作为产生第一时钟信号的频率，从而避免采用的频率是高频率而导致vdiv从 vd2升压到不小于vref的时间过短,而是让第二偏置电流i4变大，平缓的调快第一时钟信号的频率从而平缓的提升vdiv，值得注意的是，因为本发明实施例是通过第二偏置电流i4的变化来直接控制时钟控制电路产生的第一时钟信号的频率从而控制pump电路输出电压的变化
缓慢下降；和在输出电压从目标值回落到小于目标值的很少的一个电压值时不会让时钟控制电路输出高频率的第一时钟信号，而是让时钟控制电路以一小于现有技术的pump电路的固定频率的频率工作从而增加缓慢增加pump电路的输出电压；而能够减少读取电压的纹波，提高读取电压的稳定性，从而保证读取操作的正确性。
67.进一步地，参照图2，在本发明的一实施例中，偏置电路包括：
68.第三p型mosfet管mp3，用于根据输出电流i2生成第一偏置电流i3，输出电流i2是第一偏置电流i3的若干倍，第二p型mosfet管mp2的栅极与第三p型mosfet管mp3的栅极相连以构成电流镜电路，mp2与mp3构成的电流镜电路用于根据输出电流i2产生是输出电流 i2若干倍数的第一偏置电流i3，第三p型mosfet管mp3的源极与电源vcc相连；
69.第四p型mosfet管mp4，第四p型mosfet管mp4的源极与电源vcc相连，第四p型mosfet 管mp4的栅极与自身的漏极相连，并作为偏置电路的第一输出节点为时钟控制电路提供第二偏置电流i2；
70.第四n型mosfet管mn4，第四n型mosfet管mn4的漏极与第三p型mosfet管mp3的漏极相连，第四n型mosfet管mn4的栅极与自身的漏极相连，第四n型mosfet管mn4的源极接地；
71.第五n型mosfet管mn5，用于根据第一偏置电流i3生成第二偏置电流i4，第二偏置电流i4是第一偏置电流i3的若干倍，第五n型mosfet管mn5的栅极与第四n型mosfet管mn4 的栅极相连以构成一电流镜电路，mn4与mn5构成的电流镜电路用于根据第一偏置电流i3生成是第一偏置电流i3的若干倍的第二偏置电流i4，第五n型mosfet管mn5的漏极与第四p 型mosfet管mp4的漏极相连，第五n型mosfet管mn5的源极接地，第五n型mosfet管mn5 的栅极作为偏置电路的第二输出节点为时钟控制电路提供第二偏置电流i4。
72.可以理解的是，上述偏置电路的设置是为了合理的设置mosfet管的静态工作点，因为 mosfet管有三个区：放大区、饱和区、截止区，为了保证经过mosfet管的信号能够全部通过，就要引入偏置电路，使mosfet管的放大区变大，从而保证经过mosfet管的信号不会落在截止区，进而引起信号的截止失真。
73.进一步地，本发明实施例的减少纹波的pump电路的时钟控制电路，参照图2，在本发明的一个实施例中，包括：
74.第一非门电路、第二非门电路和第三非门电路，第一非门电路、第二非门电路和第三非门电路串联，第一非门电路的输入端a与第三非门电路的输出端y3相连，第一非门电路的输出端y1与第二非门电路的输入端a2相连，第二非门电路的输出端y2与第三非门电路的输入端a3相连；
75.第一非门电路作为时钟控制电路的输入端，第三非门电路的输出端y3作为时钟控制电路的输出端连接pump主体的输入端。
76.进一步地，在本发明的一个实施例中，非门电路包括：
77.第一电流输入端，包括第一非门p型mosfet管bp，第一非门p型mosfet管bp的源极与电源vcc相连，用于根据第二偏置电流i4生成第一电流i5，第一电流i5是第二偏置电流 i4的若干倍；
78.第二电流输入端，包括第一非门n型mosfet管bn，第一非门n型mosfet管bn的源极接地，用于根据第二偏置电流i4生成第一电流i5；
79.反相电路，用于对非门电路的输入取反，包括：
80.第一反相p型mosfet管ap，第一反相p型mosfet管ap的源极与第一非门p型mosfet 管bp的源极相连，第一反相p型mosfet管ap的栅极与非门电路的输入端相连，第一反相p 型mosfet管ap的漏极与非门电路的输出端相连；
81.第一反相n型mosfet管an，第一反相n型mosfet管an的栅极与非门电路的输入端相连，第一反相n型mosfet管an的源极与第一非门p型mosfet管bp的漏极相连，第一反相 n型mosfet管an的漏极与输出端相连；
82.第一非门电路的第一非门p型mosfet管bp的栅极与偏置电路的第四p型mosfet管相连以构成一电流镜电路，用于根据第二偏置电流i4生成第一电流i5，第一电流i5是第二偏置电流i4的若干倍；第一非门电路的第一非门p型mosfet管bp的栅极与第二非门电路的第一非门p型mosfet管bp的栅极相连，第一非门电路的第一非门n型mosfet管bn与偏置电路的第五n型mosfet管的栅极相连以构成一电流镜电路，用于于根据第二偏置电流i4生成第一电流i5；第一非门电路的第一非门n型mosfet管bn的第一非门n型mosfet管bn的栅极与第二非门电路的第一非门n型mosfet管bn的栅极相连；
83.这里，值得一提的是，上述非门电路的第一非门p型mosfet管的栅极相连构成电流镜电路以传递第一电流i5，上述非门电路的第一非门n型mosfet管的栅极相连构成电流镜电路以传递第一电流i5。
84.可以想到的是，上述实施例的减少纹波的pump电路的时钟控制电路是一环形振荡器，而环形振荡器是由三个非门或更多奇数个非门输出端和输入端首尾相接，构成环状的机器，可以振荡产生两个电平，而本领域技术人员可以理解的是，在本发明实施例中这两个电平是低电平和高电平。而值得一提的是，构成本发明实施例的非门电路的数量并不限定为本实施例中三个，本领域技术人员同样可以理解的是，非门电路可以根据需求进行增加只要满足最终非门电路的数量满足大于或等于三个且是奇数的条件即可，而同样可以理解的是，本发明实施例的环形振荡器的输出端并不限定为最后一个非门电路即在本实施例中的第三非门电路，环形振荡器所产生的时钟信号可以从第三非门电路的输出端输出，也可以从第二非门电路的输出端输出，本发明实施例对此并不做任何限定。
85.可以理解的是，参照图2，当vdiv大于vref则输入电流i1变大，因输入电流i1和输出电流i2的和是一个定值，所以输出电流i2对应减小，而第三p型mosfet管mp3生成的与输出电流i2成一定倍数关系的第一偏置电流i3也对应减小，第一偏置电流i3的减小导致第二偏置电流i4也对应减小，第二偏置电流i4的减小让第一电流i5也减小，而第一电流i5 的减小，导致第一反相p型mosfet管ap的电压从0为电源电压vcc的时间变长即导致第一反相p型mosfet管ap从截止变为导通的时间变长，而这里本领域技术人员可以理解的是，设第一非门电路的输入端a一开始的初始值可以为0即为低电平，则经过反相电路后，第一反相p型mosfet管ap导通，第一反相n型mosfet管an截止，则第一非门电路的输出端y1 即第二非门电路的输入端a2的电平为高电平，这里值得一提的是，高低电平的标准本发明实施例对此并不作限定，可以根据实际情况进行确定，进一步地，可以想到的是，第二非门电路的输入端a2的电平经过反相电路后，第一反相p型mosfet管ap截止，第一反相n型mosfet 管an导通，故第二非门电路的输出端y2即第三非门电路的输入端a3的电平为低电平，从这里可以知道的是，本发明实施例利用环形振荡器中的mosfet管特性，通过控制第一反相n型 mosfet管an和第一反相p型mosfetap管的从截止变为导通的时间，从而控制环形振荡器的
所产生的第一时钟信号的频率，进而控制pump电路的工作，如，若vdiv》vref，则第二偏置电流i4变小导致第一电流i5对应变小，则第一反相n型mosfet管an和第一反相p型mosfet 管ap的从截止变为导通的时间变长，则第一时钟信号的频率变小，故vdiv随着第一电流i5 下降，而同理，若当vdiv回落到小于vref时,则第二偏置电流i4变大导致第一电流i5对应变大，则第一反相n型mosfet管an和第一反相p型mosfetap的从截止变为导通的时间变短，则第一时钟信号的频率变大，故vdiv缓慢上升，当然可以理解的是，若vdiv从0开始，则第一反相n型mosfet管an和第一反相p型mosfet的管的从截止变为导通的时间大幅变短，而第一时钟信号的频率大幅度变大，则vdiv快速上升。
86.综上，所以本发明实施例的减少纹波的pump电路，不同于现有的pump电路在vdiv》vref 后就立即停止输出振荡信号从而控制pump电路不再工作，进而让vdiv开始下降，导致纹波过大；在vdiv《vref时，即使是vdiv刚刚回落到小于vref的情况也按照vdiv从0到vref 的固定频率进行振荡，导致vdiv提升过快从而造成纹波过大；本发明实施例的减少纹波的 pump电路所产生的控制pump电路工作的时钟信号是根据输入电流i1和输出电流i2的比较结果实时变化的，从而在vdiv》vref时，不会立即停止输出振荡信号，而是减缓第一时钟信号的频率，让pump电路缓慢工作，从而让vdiv缓慢下降，而在vdiv《vref时，会区分vdiv 刚刚回落到小于vref的情况和vdiv从0到vref的情况，这里vdiv从0到vref的情况可以理解为vdiv小于vref过多，在vdiv刚刚回落到小于vref的情况下，不会以固定的频率控制pump电路工作，而是通过减缓第一时钟信号的频率，让pump电路缓慢的工作，从而让vdiv 缓慢的上升，而在vdiv从0到vref的情况下，会让第一时钟信号的频率大幅度加大，让pump 电路快速工作，从而让vdiv快速上升。故，所以本发明实施例的减少纹波的pump电路会减少读取非易失性存储器的数据时的读取电压的纹波，从而提高读取电压的稳定性，进而保证读取操作的正确性。
87.这里，值得一提的是，在本发明的一个实施例中，第二p型mosfet管mp2和第三p型 mosfet管mp3构成的电流镜电路的倍数为1:1，第四n型mosfet管mn4和第五n型mosfet 管mn5构成的电流镜电路的倍数为1:1，第四p型mosfet管mp4和第一非门电路的第一非门 p型mosfet管bp构成的电流镜电路的倍数为1:1，第五n型mosfet管mn5和第一非门电路的第一非门n型mosfet管bn构成的电流镜电路的倍数为1:1，非门电路间的电流镜电路的倍数为1:1，其中，值得注意的是，第四p型mosfet管mp4和第一非门p型mosfet管bp构成的电流镜电路的倍数与第五n型mosfet管mn5和第一非门n型mosfet管bn构成的电流镜电路的倍数相同，故，时钟控制电路即环形振荡器的占空比为50％即振荡周期中高电平为1 的时间和低电平为0的时间占比一样，而可以理解的是，占空比过低，则电流的有效值低且效率低，占空比过高，则输出容易不稳定，所以为了让输出稳定和防止电流的有效值和效率过低，本领域技术人员可以理解的是，选择占空比为50％是合理的。
88.可以想到的是，为了减少本发明实施例的减少纹波的pump电路的电路功耗，可以利用电流镜电路对电路进行一定的调整，所以在本发明的一个实施例中，第二p型mosfet管mp2的宽长比与第三p型mosfet管mp3的宽长比的比值为m：1，第四n型mosfet管mn4的宽长比与第五n型mosfet管mn5的宽长比的比值为1：n，第一非门p型mosfet管bp的宽长比与偏置电路的第四p型mosfet管mp4的宽长比的比值为1：m/n，第一非门n型mosfet管bn 的宽长比与偏置电路的第五n型mosfet管mn5的宽长比的比值为1：m/n，这里，值得一提的是，m与n都为
正整数，且m/n的结果也为正整数及m》n，若m取值为10，n取值为5，则输出电流i2是10倍的第一偏置电流i3，则第一偏置电流i3的大小为输出电流i2的1/10, 而第二偏置电流i4是第一偏置电流i3的5倍,而第一电流i5又是第二偏置电流i4的2倍，所以第一电流i5与输出电流i2相等，所以本领域技术人员可以理解的是，本实施例得出的第一电流与上一实施例的第一电流值一样，但是相较于前述的电流镜电路的倍数都是1:1，偏置电路中的电流的大小都与输出电流i2相等，本实施例的偏置电路中的第一偏置电流i3 是输出电流i2的1/10,第二偏置电流i4是输出电流i2的1/2，偏置电路功耗降低，故本实施例可以降低本发明实施例的减少纹波的pump电路的电路消耗。
89.进一步地，环形振荡器的振荡周期为单个非门延迟时间
×
非门数
×
2，如以三个非门为例，假定初始时刻t0，第一非门的输入端变为高电平，则第一非门的输出端即第二非门的输入端在非门延迟时间δt后，设末尾时刻为t，t＝t0+δt后变为低电平；第二非门的输出端即第三非门的输入端在非门延迟时间δt后变为高电平，则t＝t0+2δt；第三非门的输出端即第一非门的输入端在非门延迟时间δt变为低电平，则t＝t0+3δt；此时第一非门的输入端的电平与t0时的电平相反，而可以想到的是，t＝t0+4δt后，第一非门的输出端即第二非门的输入端变为高电平；t＝t0+5δt后，第二非门的输出端即第三非门的输入端变为低电平；t＝t0+6 δt后，第三非门的输出端即第一非门的输入端变为高电平；此时第一非门的输入端的电平与t0时的电平相同，则振荡周期＝t-t0＝6δt＝δt
×3×
2。
90.进一步地，环形振荡器的特点是线路简单，起振容易，便于集成化，缺点是由于非门电路延迟时间有一定误差，制作时频率不太准确，而因本发明实施例的减少纹波的pump电路能够减少pump电路提供读取电压时的纹波，提高读取电压的稳定性，所以本发明实施例的pump 电路还能应用于读取电路，而为了进一步提高读取电压的稳定性，即减少环形振荡器因制作时产生的频率误差，在本发明一实施例中，在环形振荡器的任意两个非门之间添加有延时单元，通过延时单元的延迟，从而将非门间的延迟时间的误差缩小，而可以理解的是，延迟单元可以是阻容延迟网络，也可以是感容延迟网络，本发明对此并不做限定，本领域技术人员可以根据自己的实际需求进行选择。
91.可以想到的是，如今工艺实现过程复杂度和运作效率越来越高，工作电压呈现一个下降趋势。在设计中各类器件尺寸减小一定程度上节省了芯片面积，功耗变低，但是在现阶段纳米级工艺条件下，随机的工艺波动也会造成与器件之间的参数失配。因此随着存储器中的集成电路面积的越来越小，相应的pump电路的电路面积也在逐步减小，工艺变化引起的失配现象也越来越严重，对存储器中的pump电路电路的性能的影响也越来越大，如何减少或者消除因工艺变化引起的失配现象对pump电路的性能的影响成为当前需要解决的重要问题，而针对上述问题，在本发明一实施例中，第一p型mosfet管mp1与第二p型mosfet管mp2相同，第一n型mosfet管mn1与第二n型mosfet管mn2相同，可以理解的是这里说的“相同”是指mosfet管的宽长比相同，通过让第一p型mosfet管mp1与第二p型mosfet管mp2在比较电路上按中心对称布置，第一n型mosfet管mn1与第二n型mosfet管mn2在比较电路上按中心对称布置，从而使比较电路结构对称成为一对称比较电路，采用中心对称结构，这种结构连线简单，适合在面积较小的电路如存储器中的pump电路电路中使用，能够很好的抵御横向梯度的影响，从而降低失配。
92.进一步地，若参照图2，在本发明的一个实施例中，第一非门电路输入端a1通过一
使能开关与第三非门电路的输出端y3相连，这里，使能开关可以指外部急停开关或复位开关或暂停开关，是为保证pump电路工作正常而设置的开关，使能开关用于接收一个或多个允许信号，如图2中接收使能信号的使能端有两个，enb和en，而环形振荡器只有在接收到允许信号时，才被使能，没有接收到允许信号的情况下，环形振荡器不会被使能，而本发明实施例不会限制允许信号的类型和发送方式，本领域技术人员可以根据实际的需要进行选择，而设置使能开关可以有效的保证本发明实施例的减少纹波的pump电路的安全性。
93.本发明实施例还提供了一种非易失性存储器，该非易失性存储器具有前述的减少纹波的 pump电路，因该非易失性存储器具有前述的减少纹波的pump电路，所以在对该非易失性存储器内的数据进行读取时的读取电压的纹波的会降低，读取电压会比现有的非易失性存储器的读取电压更为稳定，所以读取出的数据的正确率高，在同类产品的竞争中有充分的优势，有利于具有前述的减少纹波的pump电路的非易失性存储器的产品的推广。
94.以上是对本技术的较佳实施进行了具体说明，但本技术并不局限于上述实施方式，熟悉本领域的技术人员在不违背本技术精神的前提下还可作出种种的等同变形或替换，这些等同的变形或替换均包含在本技术权利要求所限定的范围内。

技术特征：

1.一种减少纹波的pump电路，其特征在于，包括：pump主体，包括多份电荷泵，用于产生所述pump电路的输出电压；分压电路，用于对所述pump电路的输出电压进行分压；比较电路，用于根据所述pump电路的输出电压的分压和参考电压的大小，产生输出电流；偏置电路，与所述比较电路相连，用于根据所述输出电流生成第二偏置电流，所述输出电流是所述第二偏置电流的若干倍；时钟控制电路，与所述偏置电路和所述pump电路相连，用于根据所述第二偏置电流产生控制所述pump主体工作的第一时钟信号，当第二偏置电流变小，则所述第一时钟信号的频率对应变慢，当第二偏置电流变大，则所述第一时钟信号的频率对应变快。2.根据权利要求1所述的减少纹波的pump电路，其特征在于，所述比较电路包括：第一p型mosfet管，用于产生输入电流，所述第一p型mosfet管的栅极连接漏极，所述第一p型mosfet管的源极连接电源；第二p型mosfet管，用于产生输出电流，所述第二p型mosfet管的栅极连接漏极，所述第二p型mosfet管的栅极作为所述比较电路的输出节点，连接所述偏置电路，所述第二p型mosfet管的源极连接电源；第一n型mosfet管，所述第一n型mosfet管的栅极连接所述分压电路的输出端，用于接收所述pump电路的输出电压的分压，所述第一p型mosfet管的漏极与所述第一n型mosfet管的漏极相连；第二n型mosfet管，所述第二n型mosfet管的栅极连接一个参考电压源，用于接收所述参考电压，所述第二p型mosfet管的漏极与所述第二n型mosfet管的漏极相连；尾mosfet管，所述尾mosfet管的漏极与所述第一n型mosfet管的漏极相连，所述尾mosfet管的漏极与所述第二n型mosfet管的漏极相连，所述尾mosfet管的栅极连接一尾电源，所述尾mosfet管的源极接地。3.根据权利要求2所述的减少纹波的pump电路，其特征在于，所述偏置电路包括：第三p型mosfet管，用于根据所述输出电流生成第一偏置电流，所述输出电流是所述第一偏置电流的若干倍，所述第二p型mosfet管的栅极与所述第三p型mosfet管的栅极相连，所述第三p型mosfet管的源极与电源相连；第四p型mosfet管，所述第四p型mosfet管的源极与电源相连，所述第四p型mosfet管的栅极与自身的漏极相连，并作为所述偏置电路的第一输出节点为所述时钟控制电路提供所述第二偏置电流；第四n型mosfet管，所述第四n型mosfet管的漏极与所述第三p型mosfet管的漏极相连，所述第四n型mosfet管的栅极与自身的漏极相连，所述第四n型mosfet管的源极接地；第五n型mosfet管，用于根据所述第一偏置电流生成所述第二偏置电流，所述第二偏置电流是所述第一偏置电流的若干倍，所述第五n型mosfet管的栅极与所述第四n型mosfet管的栅极相连，所述第五n型mosfet管的漏极与所述第四p型mosfet管的漏极相连，所述第五n型mosfet管的源极接地，所述第五n型mosfet管的栅极作为所述偏置电路的第二输出节点为所述时钟控制电路提供所述第二偏置电流。4.根据权利要求3所述的减少纹波的pump电路，其特征在于，所述时钟控制电路包括：
第一非门电路、第二非门电路和第三非门电路，所述第一非门电路、所述第二非门电路和所述第三非门电路串联，所述第一非门电路的输入端与所述第三非门电路的输出端相连，所述第一非门电路的输出端与所述第二非门电路的输入端相连，所述第二非门电路的输出端与所述第三非门电路的输入端相连；所述第一非门电路作为所述时钟控制电路的输入端，所述第三非门电路的输出端作为所述时钟控制电路的输出端连接所述pump主体的输入端。5.根据权利要求4所述的减少纹波的pump电路，其特征在于，所述非门电路包括：第一电流输入端，包括第一非门p型mosfet管，所述第一非门p型mosfet管的源极与电源相连，用于根据第二偏置电流生成第一电流，所述第一电流是所述第二偏置电流的若干倍；第二电流输入端，包括第一非门n型mosfet管，所述第一非门n型mosfet管的源极接地，用于根据所述第二偏置电流生成所述第一电流；反相电路，用于对所述非门电路的输入取反，包括：第一反相p型mosfet管，所述第一反相p型mosfet管的源极与所述第一非门p型mosfet管的源极相连，所述第一反相p型mosfet管的栅极与所述非门电路的输入端相连，所述第一反相p型mosfet管的漏极与所述非门电路的输出端相连；第一反相n型mosfet管，所述第一反相n型mosfet管的栅极与所述非门电路的输入端相连，所述第一反相n型mosfet管的源极与所述第一非门p型mosfet管的漏极相连，所述第一反相n型mosfet管的漏极与所述输出端相连；所述第一非门电路的所述第一非门p型mosfet管的栅极与所述偏置电路的第四p型mosfet管相连，所述第一非门电路的所述第一非门p型mosfet管的栅极与所述第二非门电路的第一非门p型mosfet管的栅极相连，所述第一非门电路的所述第一非门n型mosfet管与所述偏置电路的第五n型mosfet管的栅极相连，所述第一非门电路的所述第一非门n型mosfet管的所述第一非门n型mosfet管的栅极与所述第二非门电路的所述第一非门n型mosfet管的栅极相连；所述第二非门电路的所述第一非门p型mosfet管的栅极与所述第三非门电路的所述第一非门p型mosfet管的栅极相连，所述第二非门电路的所述第一非门n型mosfet管的栅极与所述第三非门电路的所述第一非门n型mosfet管的栅极相连。6.根据权利要求2所述的减少纹波的pump电路，其特征在于，所述第一p型mosfet管与所述第二p型mosfet管相同，所述第一n型mosfet管与所述第二n型mosfet管相同，所述第一p型mosfet管与所述第二p型mosfet管在所述比较电路上为对称结构，所述第一n型mosfet管与所述第二n型mosfet管在所述比较电路上为对称结构。7.根据权利要求3所述的减少纹波的pump电路，其特征在于，在任意两个所述非门电路之间添加有延时单元。8.根据权利要求5所述的减少纹波的pump电路，其特征在于，所述延时单元为阻容延迟网络。9.根据权利要求5所述的减少纹波的pump电路，其特征在于，所述延时单元为感容延迟网络。10.一种非易失性存储器，其特征在于，包括权利要求1至9任意一项所述的减少纹波的
pump电路。

技术总结

本发明公开了一种减少纹波的PUMP电路，PUMP电路包括：PUMP主体，分压电路，比较电路，用于根据PUMP电路的输出电压的分压和参考电压的大小，产生输出电流；偏置电路，与比较电路相连，用于根据输出电流生成第二偏置电流，输出电流是第二偏置电流的若干倍；时钟控制电路，与偏置电路和PUMP电路相连，用于根据第二偏置电流产生控制PUMP主体工作的第一时钟信号，当第二偏置电流变小，则第一时钟信号的频率对应变慢，当第二偏置电流变大，则第一时钟信号的频率对应变快，因为本发明实施例是通过第二偏置电流的变化来直接控制第一时钟信号的频率从而控制输出电压的变化快慢的，所以能够减少读取电压的纹波，提高读取电压的稳定性，从而保证读取操作的正确性。从而保证读取操作的正确性。从而保证读取操作的正确性。