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用于执行测试的存储器件和存储系统的制作方法

用于执行测试的存储器件和存储系统
1.相关申请的交叉引用
2.本技术要求于2021年2月18日提交的申请号为10-2021-0022195的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
3.本公开的实施例总体而言涉及用于执行测试的存储器件和存储系统。

背景技术：

4.包括存储器件等的存储系统执行各种测试以验证在工艺期间发生的故障。近来，随着存储器件的制造工艺的进一步精细，发生的故障的数量正在增加，并且验证这种增加的故障所需的测试的数量也在增加。

技术实现要素：

5.在一个实施例中，一种存储器件可以包括：数据输入电路，其被配置为：当在测试操作中执行写入操作时，通过接收第一写入数据来产生第一内部写入数据和第二内部写入数据；数据储存电路，其被配置为：当执行写入操作时，将第一内部写入数据和第二内部写入数据储存在通过内部地址访问的存储单元阵列中；以及当执行读取操作时，输出被储存在通过内部地址访问的存储单元阵列中的数据作为内部读取数据；以及标志发生电路，其被配置为基于内部读取数据来产生用于控制数据选通信号的产生的标志。
6.在一个实施例中，一种存储器件可以包括：数据储存电路，其被配置为：当在测试操作中执行写入操作时，将根据第一写入数据产生的第一内部写入数据和第二内部写入数据储存在通过内部地址访问的存储单元阵列中；以及当执行读取操作时，输出被储存在通过内部地址访问的存储单元阵列中的数据作为内部读取数据；以及标志发生电路，其被配置为基于内部读取数据来产生用于控制数据选通信号的产生的标志。
7.在一个实施例中，一种存储系统可以包括：外部设备，其被配置为施加命令、地址和第一写入数据，以及接收读取数据和数据选通信号；以及存储器件，其被配置为：当在测试操作中执行写入操作时，储存根据第一写入数据产生的第一内部写入数据和第二内部写入数据；当执行读取操作时，输出内部读取数据作为读取数据；以及根据内部读取数据中包括的比特位的逻辑电平是否相同来控制数据选通信号的产生。
附图说明
8.图1是示出根据本公开的实施例的存储系统的配置的框图。
9.图2是示出图1所示的存储系统中包括的数据输入电路的实施例的配置的框图。
10.图3是示出图2所示的数据输入电路中包括的测试输入驱动器的实施例的电路图。
11.图4是示出图1所示的存储系统中包括的标志发生电路的实施例的电路图。
12.图5、图6、图7和图8是帮助说明图1所示的存储系统的操作的图。
具体实施方式
13.在在以下实施例的描述中，术语“预设”意指当在过程或算法中使用参数时，提前确定参数的数值。根据实施例，可以在过程或算法开始时设置参数的数值，或者可以在过程或算法被执行的时段期间设置参数的数值。
14.用于区分各个组件的诸如“第一”和“第二”之类的术语不受组件的限制。例如，第一组件可以被命名为第二组件，并且反过来，第二组件可以被命名为第一组件。
15.当描述一个组件被“耦接”或“连接”到另一组件时，应理解，一个组件可以直接或通过其他组件的介质耦接或连接至另一组件。另一方面，对“直接耦接”或“直接连接”的描述应被理解为意指一个组件直接耦接或连接至另一组件，而无需其他组件的介入。
[0016]“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号是有区别的。例如，当具有第一电压的信号对应于具有“逻辑高电平”的信号时，具有第二电压的信号可以对应于具有“逻辑低电平”的信号。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。同时，根据实施例，可以将信号的逻辑电平设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且可以将具有逻辑低电平的信号设置为具有逻辑高电平。
[0017]
在下文中，将参考附图详细描述本公开的实施例的各种示例。这些实施例仅用于说明本公开，并且本公开的保护范围不受这些实施例限制。
[0018]
各个实施例针对用于执行测试的存储器件和存储系统。
[0019]
根据本公开，当通过顺序地执行写入操作和读取操作来执行用于检查存储器件的故障的测试时，产生数据选通信号，该数据选通信号的产生是根据该存储器件是否具有故障来控制的，从而能够通过数据选通信号来容易地检查存储器件是否具有故障。
[0020]
此外，根据本公开，使用通过一些数据焊盘输入的写入数据来产生要被储存在数据储存电路中的多个内部写入数据，从而能够减少在执行用来检查存储器件是否具有故障的测试中使用的数据焊盘的数量。
[0021]
如图1所示的，根据本公开的实施例的存储系统可以包括外部设备(external device)11和存储器件(memory device)13。存储器件13可以包括输入电路100、命令解码器(com dec)110、地址解码器(add dec)111、测试控制电路113、数据储存电路115、数据输入电路117、数据线119、数据输出电路121、标志发生电路(flag gen)123和数据选通信号发生电路(dqs gen)125。输入电路100可以包括命令焊盘101、地址焊盘103、数据焊盘105和数据选通焊盘107。数据焊盘105可以包括偶数个焊盘。数据焊盘105可以包括第一焊盘部分和第二焊盘部分，所述第一焊盘部分和第二焊盘部分中的每一个包括多个焊盘。数据焊盘105的第一焊盘部分可以包括数据焊盘105中包括的焊盘之中的以奇数编号的焊盘，并且数据焊盘105的第二焊盘部分可以包括数据焊盘105中包括的焊盘之中的以偶数编号的焊盘。例如，当数据焊盘105中包括四个焊盘时，数据焊盘105中包括的第一焊盘和第三焊盘可以被包括在数据焊盘105的第一焊盘部分中，并且数据焊盘105中包括的第二焊盘和第四焊盘可以被包括在数据焊盘105的第二焊盘部分中。根据实施例，可以不同地设置用于将数据焊盘105中包括的焊盘划分为第一焊盘部分和第二焊盘部分的准则。
[0022]
外部设备11可以向存储器件13施加命令cmd、地址add、第一写入数据dwt1《1:l》和
第二写入数据dwt2《1:l》。存储器件13可以通过命令焊盘101接收从外部设备11施加的命令cmd。存储器件13可以通过地址焊盘103接收从外部设备11施加的地址add。存储器件13可以通过数据焊盘105的第一焊盘部分接收从外部设备11施加的第一写入数据dwt1《1:l》。存储器件13可以通过数据焊盘105的第二焊盘部分接收从外部设备11施加的第二写入数据dwt2《1:l》。外部设备11可以从存储器件13接收读取数据drd《1:2l》和数据选通信号dqs。存储器件13可以通过数据焊盘105输出读取数据drd《1:2l》，并且从而将读取数据drd《1:2l》施加到外部设备11。存储器件13可以通过数据选通焊盘107输出数据选通信号dqs，并且从而将数据选通信号dqs施加到外部设备11。外部设备11可以被实现为存储控制器和测试电路中的一个。外部设备11可以基于从存储器件13输出的数据选通信号dqs来检查存储器件13是否具有故障。外部设备11可以通过将在写入操作中施加于存储器件13的第一写入数据dwt1《1:l》与在读取操作中从存储器件13输出的读取数据drd《1:2l》进行比较来检查存储器件13是否具有故障。
[0023]
命令解码器110可以通过命令焊盘101接收从外部设备11施加的命令cmd。命令解码器110可以通过对命令cmd进行解码来产生测试激活信号ten、写入信号wt和读取信号rd。命令cmd可以包括多个比特位，并且可以根据实施例来不同地设置命令cmd中包括的比特位的数量。当命令cmd中包括的比特位被设置为第一比特位组合时，命令解码器110可以产生被激活以进行测试操作的测试激活信号ten。当命令cmd中包括的比特位被设置为第二比特位组合时，命令解码器110可以产生被激活以进行写入操作的写入信号wt。当命令cmd中包括的比特位被设置为第三比特位组合时，命令解码器110可以产生被激活以进行读取操作的读取信号rd。
[0024]
地址解码器111可以通过地址焊盘103接收从外部设备11施加的地址add。地址解码器111可以通过对地址add进行解码来产生用于访问数据储存电路115中包括的存储单元阵列的内部地址iadd。内部地址iadd可以包括存储体地址、行地址和列地址。当数据储存电路115中包括的存储单元阵列被划分为多个存储体时，内部地址iadd中包括的存储体地址可以被产生为选择数据储存电路115中包括的存储体中的至少一个。可以通过内部地址iadd中包括的行地址和列地址来访问数据储存电路115中包括的存储体之中的通过内部地址iadd中包括的存储体地址所选择的存储体中包括的存储单元阵列中的至少一个存储单元阵列。
[0025]
测试控制电路113可以从命令解码器110接收测试激活信号ten。测试控制电路113可以基于测试激活信号ten来输出储存在其中的测试控制信号tcnt。当由于执行测试操作而测试激活信号ten被激活时，测试控制电路113可以输出以激活状态储存的测试控制信号tcnt。测试控制电路113可以由模式寄存器来实现，并且可以基于模式寄存器写入操作来产生并储存激活的测试控制信号tcnt。测试控制电路113可以以在模式寄存器写入操作中基于命令cmd和地址add中包括的信息来产生测试控制信号tcnt的方式来实现。然而，这仅是示例，而本公开不限于此。
[0026]
数据储存电路115可以从命令解码器110接收写入信号wt和读取信号rd。数据储存电路115可以从地址解码器111接收内部地址iadd。数据储存电路115可以通过数据线119接收第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》。当随着写入操作被执行而接收到激活的写入信号wt时，数据储存电路115可以将第一内部写入数据idwt1《1:l》和
第二内部写入数据idwt2《1:l》储存在通过内部地址iadd访问的存储单元阵列中。当随着读取操作被执行而接收到激活的读取信号rd时，数据储存电路115可以输出储存在通过内部地址iadd访问的存储单元阵列中的数据作为内部读取数据idrd《1:2l》。
[0027]
数据输入电路117可以通过数据焊盘105接收第一写入数据dwt1《1:l》和第二写入数据dwt2《1:l》。数据输入电路117可以基于写入信号wt和测试控制信号tcnt而根据第一写入数据dwt1《1:l》和第二写入数据dwt2《1:l》来产生第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》。在随着测试操作被执行而激活的测试控制信号tcnt被输入的状态下，当随着写入操作被执行而激活的写入信号wt被输入时，数据输入电路117可以通过缓冲第一写入数据dwt1《1:l》来产生第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》。在随着不执行测试操作而去激活的测试控制信号tcnt被输入的状态下，当随着写入操作被执行而激活的写入信号wt被输入时，数据输入电路117可以通过缓冲第一写入数据dwt1《1:l》来产生第一内部写入数据idwt1《1:l》，以及通过缓冲第二写入数据dwt2《1:l》来产生第二内部写入数据idwt2《1:l》。
[0028]
当执行写入操作时，数据线119可以将由数据输入电路117产生的第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》传输到数据储存电路115。当执行读取操作时，数据线119可以将从数据储存电路115输出的内部读取数据idrd《1:2l》传输到数据输出电路121。数据线119可以被实现为全局输入/输出线。然而，这仅是示例，并且根据实施例，数据线119可以被实现为各种输入/输出线。
[0029]
数据输出电路121可以通过数据线119接收内部读取数据idrd《1:2l》。数据输出电路121可以基于读取信号rd而根据内部读取数据idrd《1:2l》来产生读取数据drd《1:2l》。当随着读取操作被执行而激活的读取信号rd被输入时，数据输出电路121可以通过缓冲内部读取数据idrd《1:2l》来产生读取数据drd《1:2l》。
[0030]
当执行读取操作时，标志发生电路123可以接收从数据储存电路115输出的内部读取数据idrd《1:2l》。标志发生电路123可以基于内部读取数据idrd《1:2l》来产生标志flag。当内部读取数据idrd《1:2l》中包括的所有比特位处于彼此相同的逻辑电平时，标志发生电路123可以产生被激活的(activated)标志flag。当内部读取数据idrd《1:2l》中包括的比特位之中的至少一个比特位是与内部读取数据idrd《1:2l》中包括的任何其他比特位不同的逻辑电平时，标志发生电路123可以产生被去激活的(inactivated)标志flag。当存储器件13发生故障时，标志发生电路123可以产生被去激活的标志flag，以阻止产生跳变(toggle)的数据选通信号dqs的操作。通过在测试操作中执行的写入操作，全部具有相同逻辑电平的数据被储存在数据储存电路115中包括的所有存储单元阵列中，而因此，在存储器件13具有故障时通过读取操作从数据储存电路115输出的内部读取数据idrd《1:2l》中包括的比特位中的至少一个比特位可以具有与内部读取数据idrd《1:2l》中包括的任何其他比特位不同的逻辑电平。
[0031]
数据选通信号发生电路125可以从标志发生电路123接收标志flag。数据选通信号发生电路125可以基于标志flag来控制数据选通信号dqs的产生。在标志flag被激活的状态下，数据选通信号发生电路125可以产生跳变的数据选通信号dqs。在标志flag被去激活的状态下，数据选通信号发生电路125可以防止产生跳变的数据选通信号dqs的操作。在一个实施例中，在标志flag被去激活的状态下，数据选通信号发生电路125可以阻止产生数据选
通信号dqs的操作。从数据选通信号发生电路125输出的数据选通信号dqs可以被设置为在标志flag被去激活的状态下不跳变而保持恒定的逻辑电平。在一个实施例中，阻止产生数据选通信号dqs或将数据选通信号dqs设置为不跳变而保持恒定逻辑电平的操作可以阻止从存储器件13输出读取数据drd《1:2l》。在一个实施例中，阻止产生数据选通信号dqs或将数据选通信号dqs设置为不跳变而保持恒定逻辑电平的操作可以防止外部设备11接收到读取数据drd《1:2l》。然而，这仅是示例，并且本公开不限于此。
[0032]
如图2所示的，数据输入电路117可以包括输入驱动器131和测试输入驱动器133。
[0033]
输入驱动器131可以基于写入信号wt而根据第一写入数据dwt1《1:l》来产生第一内部写入数据idwt1《1:l》。当随着写入操作被执行而接收到激活的写入信号wt时，输入驱动器131可以通过缓冲第一写入数据dwt1《1:l》来产生第一内部写入数据idwt1《1:l》。
[0034]
测试输入驱动器133可以基于写入信号wt和测试控制信号tcnt而根据第一写入数据dwt1《1:l》和第二写入数据dwt2《1:l》来产生第二内部写入数据idwt2《1:l》。在随着测试操作被执行而激活的测试控制信号tcnt被输入的状态下，当随着写入操作被执行而接收到激活的写入信号wt时，测试输入驱动器133可以通过缓冲第一写入数据dwt1《1:l》来产生第二内部写入数据idwt2《1:l》。在随着测试操作不被执行而去激活的测试控制信号tcnt被输入的状态下，当随着写入操作被执行而接收到激活的写入信号wt时，测试输入驱动器133可以通过缓冲第二写入数据dwt2《1:l》来产生第二内部写入数据idwt2《1:l》。
[0035]
如图3所示，测试输入驱动器133可以包括复用器1331和写入缓冲器1333。
[0036]
复用器1331可以通过第一输入端子in1接收第一写入数据dwt1《1:l》，并且通过第二输入端子in2接收第二写入数据dwt2《1:l》。复用器1331可以基于测试控制信号tcnt来输出第一写入数据dwt1《1:l》或第二写入数据dwt2《1:l》作为选择数据dsel。在随着测试操作被执行而激活的测试控制信号tcnt被输入的状态下，复用器1331可以输出第一写入数据dwt1《1:l》作为选择数据dsel。在随着测试操作不被执行而去激活的测试控制信号tcnt被输入的状态下，路复用器1331可以输出第二写入数据dwt2《1:l》作为选择数据dsel。
[0037]
写入缓冲器1333可以从复用器1331接收选择数据dsel。写入缓冲器1333可以基于写入信号wt而根据选择数据dsel来产生第二内部写入数据idwt2《1:l》。当随着写入操作被执行而接收到激活的写入信号wt时，写入缓冲器1333可以通过缓冲选择数据dsel来产生第二内部写入数据idwt2《1:l》。
[0038]
如图4所示，标志发生电路123可以包括异或非(exclusive nor)门135《1》至135《l》和与门137。异或非门135《1》可以接收内部读取数据idrd《1:2l》的第一比特位idrd《1》和内部读取数据idrd《1:2l》的第二比特位idrd《2》，并且可以对它们执行异或非运算。当内部读取数据idrd《1:2l》的第一比特位idrd《1》和内部读取数据idrd《1:2l》的第二比特位idrd《2》是相同的逻辑电平时，异或非门135《1》可以输出逻辑高电平。当内部读取数据idrd《1:2l》的第一比特位idrd《1》和内部读取数据idrd《1:2l》的第二比特位idrd《2》是不同的逻辑电平时，异或非门135《1》可以输出逻辑低电平。异或非门135《2》可以接收内部读取数据idrd《1:2l》的第三比特位idrd《3》和内部读取数据idrd《1:2l》的第四比特位idrd《4》，并且可以对它们执行异或非运算。当内部读取数据idrd《1:2l》的第三比特位idrd《3》和内部读取数据idrd《1:2l》的第四比特位idrd《4》是相同的逻辑电平时，异或非门135《2》可以输出逻辑高电平。当内部读取数据idrd《1:2l》的第三比特位idrd《3》和内部读取数据idrd《1:2l
》的第四比特位idrd《4》是不同的逻辑电平时，异或非门135《2》可以输出逻辑低电平。异或非门135《l》可以接收内部读取数据idrd《1:2l》的第(2l-1)个比特位idrd《2l-1》和内部读取数据idrd《1:2l》的第2l个比特位idrd《2l》，并且可以对它们执行异或非运算。当内部读取数据idrd《1:2l》的第(2l-1)个比特位idrd《2l-1》和内部读取数据idrd《1:2l》的第2l个比特位idrd《2l》具有相同的逻辑电平时，异或非门135《l》可以输出逻辑高电平。当内部读取数据idrd《1:2l》的第(2l-1)个比特位idrd《2l-1》和内部读取数据idrd《1:2l》的第2l个比特位idrd《2l》是不同的逻辑电平时，异或非门135《l》可以输出逻辑低电平。与门137可以通过接收异或非门135《1》至135《l》的输出信号并对它们执行与运算来产生标志flag。当内部读取数据idrd《1:2l》中包括的所有比特位都为相同逻辑电平时，标志发生电路123可以产生被激活为逻辑高电平的标志flag。当内部读取数据idrd《1:2l》中包括的至少一个比特位是不同的逻辑电平时，标志发生电路123可以产生被去激活为逻辑低电平的标志flag。
[0039]
图5至图8是帮助说明图1所示的存储系统的操作的图。
[0040]
如图5和图6所示，命令解码器110通过对从外部设备11施加的命令cmd进行解码来产生被激活以进行测试操作的测试激活信号ten。当随着测试操作被执行而测试激活信号ten被激活时，测试控制电路113输出以激活状态储存的测试控制信号tcnt(201)。
[0041]
如图5和图7所示，命令解码器110通过对从外部设备11施加的命令cmd进行解码来产生被激活以进行写入操作的写入信号wt，并且在随着测试操作被执行而激活的测试控制信号tcnt被输入的状态下，当随着写入操作被执行而激活的写入信号wt被输入时，数据输入电路117通过缓冲第一写入数据dwt1《1:l》来产生第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》(203和205)。当随着写入操作被执行而接收到激活的写入信号wt时，数据储存电路115将第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》储存在通过内部地址iadd所访问的存储单元阵列中(207)。
[0042]
如图5和图8所示，命令解码器110通过对从外部设备11施加的命令cmd进行解码来产生被激活以进行读取操作的读取信号rd，并且在随着读取操作被执行而接收到激活的读取信号rd时，数据储存电路115将储存在通过内部地址iadd访问的存储单元阵列中的数据输出作为内部读取数据idrd《1:2l》(209)。
[0043]
如图5和图8所示，标志发生电路123基于内部读取数据idrd《1:2l》中包括的所有比特位是否都具有相同的逻辑电平来产生标志flag(211)。也就是说，当内部读取数据idrd《1:2l》中包括的所有比特位处于彼此相同逻辑电平时，标志发生电路123产生被激活的标志flag，而当内部读取数据idrd《1:2l》中包括的比特位中的至少一个比特位是与内部读取数据idrd《1:2l》中包括的任何其他比特位不同的逻辑电平时，标志发生电路123产生被去激活的标志flag。数据选通信号发生电路125在标志flag被激活的状态下产生跳变的数据选通信号dqs，而在标志flag被去激活的状态下产生不跳变而保持恒定逻辑电平的数据选通信号dqs。外部设备11通过检查通过数据选通焊盘107输出的数据选通信号dqs是否跳变来检查存储器件13是否具有故障(213)。例如，当从存储器件13输出的数据选通信号dqs跳变时，外部设备11通过数据选通信号dqs确认存储器件13不具有故障的状态(215)。当从存储器件13输出的数据选通信号dqs未跳变时，外部设备11通过数据选通信号dqs确认存储器件13具有故障的状态(217)。
[0044]
如图5和图8所示，当随着读取操作被执行而激活的读取信号rd被输入时，数据输
出电路121通过缓冲内部读取数据idrd《1:l》来产生读取数据drd《1:l》，并将所产生读取数据drd《1:l》输出到数据焊盘105(219)。可以根据实施例来不同地设置输出到数据焊盘105的读取数据drd《1:l》中包括的比特位的数量。例如，当随着读取操作被执行而激活的读取信号rd被输入时，数据输出电路121输出读取数据drd《1:l》，在该读取数据drd《1:l》中包括从数据储存电路115输出的内部读取数据idrd《1:2l》中所包括的比特位之中的仅一些比特位。读取数据drd《1:l》被输出到数据焊盘105中包括的第一焊盘部分和第二焊盘部分中的第二焊盘部分。外部设备11可以通过检查经由数据焊盘105的第二焊盘部分输出的读取数据drd《1:l》中包括的比特位的逻辑电平是否与在写入操作中施加到存储器件13的第一写入数据dwt1《1:l》中的包括的比特位的逻辑电平相同来检查存储器件13是否具有故障(221)。例如，当施加到存储器件13的第一写入数据dwt1《1:l》中包括的比特位的逻辑电平与读取数据drd《1:l》中包括的比特位的逻辑电平相同时，外部设备11确认存储器件13没有故障(215)。当第一写入数据dwt1《1:l》中包括的比特位的逻辑电平与读取数据drd《1:l》中包括的比特位的逻辑电平不同时，外部设备11确认存储器件13具有故障(217)。在实施例中，当施加到存储器件13的第一写入数据dwt1《1:l》中包括的比特位的逻辑电平与读取数据drd《1:l》中包括的比特位的逻辑电平全部相同时，外部设备11确认存储器件13没有故障(215)。在实施例中，当第一写入数据dwt1《1:l》中包括的比特位的一个或多个逻辑电平与读取数据drd《1:l》中包括的比特位的逻辑电平不同时，外部设备11确认存储器件13具有故障(217)。
[0045]
如图5和图8所示，在确认存储器件13具有故障之后，外部设备11检查施加到存储器件13的地址add是否是用于访问最后一个要被测试的存储单元阵列的地址(223)。在未完成对数据储存电路115中包括的所有存储单元阵列的测试的状态下，外部设备11改变施加至存储器件13的地址add，以测试下一个存储单元阵列(225)，并且对下一个存储单元阵列重复测试操作(201至221)。当对数据储存电路115中包括的所有存储单元阵列的测试完成时，测试操作结束(227)。
[0046]
从以上描述显而易见的是，根据本公开的实施例的存储器件13可以通过在测试操作中顺序执行写入操作和读取操作来产生数据选通信号dqs，并且可以将所产生的数据选通信号dqs输出到外部设备11，该数据选通信号dqs的跳变是根据存储器件13是否具有故障来控制的。作为结果，外部设备11可以通过检查数据选通信号dqs是否跳变来检查存储器件13是否具有故障。另外，根据本公开的实施例的存储器件13可以通过在测试操作中执行写入操作时使用第一写入数据dwt1《1:l》来产生第一内部写入数据idwt1《1:l》和第二内部写入数据idwt2《1:l》，由此能够减少在写入操作中要使用的焊盘的数量。
[0047]
尽管上面已经描述了各种实施例，但是本领域技术人员将理解，仅通过示例的方式来描述实施例。因此，不应基于所描述的实施例来限制本文所述的用于执行测试的存储器件和存储系统。

技术特征：

1.一种存储器件，包括：数据输入电路，其被配置为：当在测试操作中执行写入操作时，通过接收第一写入数据来产生第一内部写入数据和第二内部写入数据；数据储存电路，其被配置为：当执行所述写入操作时，将所述第一内部写入数据和所述第二内部写入数据储存在通过内部地址访问的存储单元阵列中；以及当执行读取操作时，输出被储存在通过所述内部地址访问的存储单元阵列中的数据作为内部读取数据；以及标志发生电路，其被配置为基于所述内部读取数据来产生标志，所述标志用于控制数据选通信号的产生。2.根据权利要求1所述的存储器件，其中，所述数据输入电路包括：输入驱动器，其被配置为：当执行所述写入操作时，根据所述第一写入数据产生所述第一内部写入数据；以及测试输入驱动器，其被配置为：当在所述测试操作中执行所述写入操作时，根据所述第一写入数据产生所述第二内部写入数据。3.根据权利要求2所述的存储器件，其中，当在不执行所述测试操作的状态下执行所述写入操作时，所述测试输入驱动器根据被输入到与所述第一写入数据被输入到的焊盘分离的焊盘的第二写入数据来产生所述第二内部写入数据。4.根据权利要求3所述的存储器件，其中，所述测试输入驱动器包括：复用器，其被配置为通过基于测试控制信号而从所述第一写入数据和所述第二写入数据中选择一个来输出选择数据；以及写入缓冲器，其被配置为通过基于写入信号而缓冲所述选择数据来产生所述第二内部写入数据。5.根据权利要求4所述的存储器件，还包括：命令解码器，其被配置为：通过对命令进行解码来产生测试激活信号和所述写入信号，所述测试激活信号被激活以进行所述测试操作，所述写入信号被激活以进行所述写入操作。6.根据权利要求5所述的存储器件，还包括：测试控制电路，其被配置为：在所述测试激活信号被激活时，产生被激活的测试控制信号。7.根据权利要求1所述的存储器件，其中，当所述内部读取数据中包括的所有比特位是彼此相同的逻辑电平时，所述标志发生电路产生被激活的标志；以及当所述内部读取数据中包括的多个比特位之中的至少一个比特位是与所述多个比特位中包括的任何其他比特位不同的逻辑电平时，所述标志发生电路产生被去激活的标志。8.根据权利要求1所述的存储器件，还包括：数据选通信号发生电路，其在所述标志被激活时产生跳变的数据选通信号，以及在所述标志被去激活时将所述数据选通信号设置为保持恒定的逻辑电平。9.根据权利要求1所述的存储器件，还包括：数据选通信号发生电路，其在所述标志被激活时产生跳变的数据选通信号，以及在所述标志被去激活时阻止产生所述数据选通信号的操作。10.根据权利要求1所述的存储器件，还包括：
数据输出电路，其被配置为：当执行所述读取操作时，将所述内部读取数据作为读取数据输出到数据焊盘，以及其中，当所述标志被去激活时，将所述数据选通信号设置为保持恒定的逻辑电平或阻止产生所述数据选通信号的操作防止外部设备接收到所述读取数据。11.根据权利要求1所述的存储器件，其中，所述数据输出电路通过所述数据焊盘中包括的焊盘之中的至少一个焊盘来将所述内部读取数据作为读取数据来输出。12.一种存储器件，包括：数据储存电路，其被配置为：当在测试操作中执行写入操作时，将根据第一写入数据产生的第一内部写入数据和第二内部写入数据储存在通过内部地址访问的存储单元阵列中；以及当执行读取操作时，输出被储存在通过所述内部地址访问的存储单元阵列中的数据作为内部读取数据；以及标志发生电路，其被配置为基于所述内部读取数据来产生标志，所述标志用于控制数据选通信号的产生。13.根据权利要求12所述的存储器件，还包括：测试输入驱动器，其被配置为：当在所述测试操作中执行所述写入操作时，根据所述第一写入数据来产生所述第二内部写入数据；以及当在不执行所述测试操作的状态下执行所述写入操作时，根据被输入到与所述第一写入数据被输入到的焊盘分离的焊盘的第二写入数据来产生所述第二内部写入数据。14.根据权利要求13所述的存储器件，其中，所述测试输入驱动器包括：复用器，其被配置为通过基于测试控制信号而从所述第一写入数据和所述第二写入数据中选择一个来输出选择数据；以及写入缓冲器，其被配置为通过基于写入信号缓冲所述选择数据来产生所述第二内部写入数据。15.根据权利要求12所述的存储器件，其中，当所述内部读取数据中包括的所有比特位是彼此相同的逻辑电平时，所述标志发生电路产生被激活的标志；以及当所述内部读取数据中包括的多个比特位之中的至少一个比特位是与所述多个比特位中包括的任何其他比特位不同的逻辑电平时，所述标志发生电路产生被去激活的标志。16.根据权利要求12所述的存储器件，还包括：数据选通信号发生电路，其被配置为：在所述标志被激活时产生跳变的数据选通信号，以及在所述标志被去激活时将所述数据选通信号设置为保持恒定的逻辑电平。17.一种存储系统，包括：外部设备，其被配置为：施加命令、地址和第一写入数据，以及接收读取数据和数据选通信号；以及存储器件，其被配置为：当在测试操作中执行写入操作时，储存根据所述第一写入数据产生的第一内部写入数据和第二内部写入数据；当执行读取操作时，输出内部读取数据作为读取数据；以及根据所述内部读取数据中包括的比特位的逻辑电平是否相同来控制所述数据选通信号的产生。18.根据权利要求17所述的存储系统，其中，所述外部设备通过对所述读取数据和所述第一写入数据进行比较来确定所述存储器件是否具有故障。
19.根据权利要求17所述的存储系统，其中，所述外部设备基于所述数据选通信号是否跳变来确定所述存储器件是否具有故障。20.根据权利要求17所述的存储系统，其中，所述存储器件包括：地址解码器，其被配置为：通过对地址进行解码来产生内部地址，所述内部地址用于访问被执行所述写入操作和所述读取操作的存储单元阵列。

技术总结

本申请公开了用于执行测试的存储器件和存储系统。该存储器件包括：数据储存电路，其被配置为：当执行写入操作时，将第一内部写入数据和第二内部写入数据储存在通过内部地址访问的存储单元阵列中；以及当执行读取操作时，输出被储存在通过所述内部地址访问的存储单元阵列中的数据作为内部读取数据；以及标志发生电路，其被配置为基于所述内部读取数据来产生用于控制数据选通信号的产生的标志。生用于控制数据选通信号的产生的标志。生用于控制数据选通信号的产生的标志。