一种用于高时间分辨率时间数字转换器的特殊加法器

1.本发明要解决的技术问题是提供一种用于高时间分辨率时间数字转换器(tdc)的特殊加法器的电路，涉及数字集成电路技术领域。

背景技术：

2.时间数字转换器作为一种时间域上的模拟量到数字量的转换器件，其具有和模数转换器(adc)十分相似的特性。tdc是一种主要用来完成时间测量的器件，它具有较高的测量分辨率，并广泛应用于需要将时间量转换为数值量的各种应用领域。tdc在上述领域中的应用对其时间测量分辨率有着较高的要求，这促使了这一研究领域中的学者都在不断追求实现更高时间测量分辨率的tdc电路架构，从而也使得tdc的电路结构发生了翻天覆地的变化，由原始简单的延迟链型到近来提出的各种两级转换型(比如粗
‑
细型tdc)，就目前而言tdc的时间测量分辨率已经能够突破1ps，并正在向着更小的测量分辨率发展。
3.虽然近年来tdc的时间测量分辨率有了很大的提高，使得应用到tdc这一特性的相关系统设备的性能也得到了很大的改善，但这并没有给那些相对测量分辨率更看重tdc动态测量范围的系统设备带来同样的效益。这是因为随着tdc测量时间分辨率的提高，其相应的动态测量范围并没有同样得到提高，甚至往往是以牺牲动态测量范围为代价来换取的。比如目前对于测量分辨率在1ps左右的tdc，其动态测量范围往往只有十几纳秒甚至几纳秒，这对于应用于激光雷达测距的tdc来说是远远不够的。
4.为了实现可应用于激光雷达测距的具有大测量动态范围和较高时间测量分辨率的tdc，现在通常tdc中环形振荡器(ro)所产生的周期整数倍计数值和分数倍计数值进行求和，并转换为标准的二进制数值。然而由于整数部分与分数部分的计数结果代表的所采用的进制不同，两个计数结果无法直接进行相加；并且由于器件时延的存在，在整数部分加一跳变与分数部分的清零并不是完全同步，使得测量数值存在严重偏差，从而影响时间测量的准确性。

技术实现要素：

5.为了解决上述问题，本发明设计实现了一种应用在大测量动态范围和较高时间测量分辨率的tdc中，可以进行不同进制输入数值间的相加并且同时具有纠错功能的特殊加法器的电路方案。本发明用于高时间分辨率时间数字转换器的特殊加法器的输入包括时间数字转换器中粗计数器16位格雷码计数结果a，时间数字转换器中细计数器译码器6位二进制码计数结果c，计数时钟的二分频信号，输出为24位代表测量时长的二进制数值result；其特征在于该特殊加法器包括：格雷码与二进制码转换模块1，自校准模块2和内部逻辑模块3；
6.所述的格雷码与二进制码转换模块1用于将时间数字转换器中粗计数器16位格雷码计数结果a转换为对应的二进制进行后续的运算；
7.所述的自校准模块2根据粗计数器16位格雷码计数结果a，译码器6位二进制码c和
计数时钟的二分频信号对16为格雷码转换对应的二进制码的转换结果b进行自校准，以确保在因电路时延所导致的非理想情况发生时仍能够给出正确的结果，提高数据的准确性与可靠性；
8.所述的内部逻辑模块3用于将16位经校准的二进制码结果e进行处理，按照特定的逻辑进行转换后再与译码器6位二进制码c进行相加运算以解决最低有效位对应的是十进制数63，不能被二进制所表达的问题。
9.上述自校准模块2包括自加一模块，二选一选择器模块和选择器逻辑判断模块；其中：所述自加一模块输入为格雷码与二进制码转换模块输出的16位格雷码转换为对应的二进制码的转换结果b，输出为将其加一后的16位自加一结果d；所述二选一选择器模块输入为格雷码与二进制码转换模块输出的16位格雷码转换为对应的二进制码的转换结果b，自加一模块输出的16位自加一结果d和选择器逻辑判断模块输出的选择器控制信号sel；通过选择器控制信号控制二选一选择器模块输出16位经校准的二进制码结果e；所述选择器逻辑判断模块根据输入的译码器6位二进制码计数结果c最高位，粗计数器16位格雷码计数结果a最低位，计数时钟的二分频信号按照特定的关系进行组合逻辑运算，输出选择器控制信号sel。
10.上述内部逻辑模块(3)包括按照特定规则进行标准二进制码转换和普通加法器；包括译码器6位二进制码计数结果c，经过自校准模块输出的16位经校准的二进制码结果(e)；按照特定规则进行标准二进制码转换将16位经自校准模块输出的16位二进制码结果整体左移6位，并减去其自身的值，得到真正意义上的二进制数结果f，然后与6位二进制码进行直接相加得到24位代表测量时长的二进制数值result。
11.本发明与现有技术相比，具有以下优点：
12.1.无需将粗、细计数结果输出到外部设备进行存储与运算，可以经过本特殊加法器后输出到tdc电路中的寄存器进行存储，便于外部设备直接得到结果；
13.2.无需将粗、细计数结果分别输出，解决了由于粗、细计数结果进制不同导致的无法直接合并相加的问题；
14.3.通过自校准功能确保在因电路时延所导致的非理想情况发生时仍能够给出正确的结果，提高了数据的准确性与可靠性。
附图说明
15.图1为本发明特殊加法器的实现框图；
16.图2为本发明特殊加法器的具体各模块原理框图；
17.图3为本发明特殊加法器应用于tdc的核心结构框图。
具体实施方式
18.为了使本发明的技术特点、电路构成、功能与使用场景直观易懂，下面将结合图示，进一步阐述本发明，在以下表述中，除非特别说明，术语“vdd”、“gnd”、“连接”应是广义上的理解。
19.参照图1和图2，本发明的特殊加法器包括3个输入，分别是时间数字转换器中粗计数器16位格雷码计数结果a，时间数字转换器中细计数器译码器6位二进制码计数结果c和
计数时钟的二分频信号；其输出为24位代表测量时长的二进制数值result。按照功能本发明的特殊加法器包括格雷码与二进制码转换模块1，自校准模块2和内部逻辑模块3；
20.所述格雷码与二进制码的转换模块1其输入为粗计数器16位格雷码计数结果a，输出为16位格雷码转换为对应的二进制码的转换结果b。由于格雷码每次跳变仅有一位的特性，应用在电路设计中具有降低功耗以及提高数据传输准确性的特点，且为了确保粗计数器每次加一所需要的时间大致相等，tdc的粗计数值采用格雷码进行计数。代表分数部分的细计数值则正常使用二进制，所以首先要对粗计数器的格雷码计数结果转换为对应的二进制进行后续的运算。
21.所述自校准模块设有4个输入，分别是粗计数器16位格雷码计数结果a，16位格雷码转换为对应的二进制码的转换结果b，时间数字转换器中细计数器译码器6位二进制码计数结果c和计数时钟的二分频信号；输出为16位经校准的二进制码结果e。理想情况下当环形振荡器刚好完成一个振荡周期后，粗计数器的计数值加一，同时采样锁存器的输入回到初始状态，由于器件时延的存在，译码器的输出“00_0000”总是会早于或晚于粗计数器的加一过程，使得测量数值出现严重偏差。自校准模块的设计能够确保在因电路时延所导致的非理想情况发生时仍能够给出正确的结果。其特征在于：它包括自加一模块，二选一选择器模块，选择器逻辑判断模块，其中：
22.自加一模块输入为格雷码与二进制码转换模块输出的16位格雷码转换为对应的二进制码的转换结果b，输出为将其加一后的16位自加一结果d；
23.二选一选择器模块输入为格雷码与二进制码转换模块输出的16位格雷码转换为对应的二进制码的转换结果b，自加一模块输出的16位自加一结果d，选择器逻辑判断模块输出的选择器控制信号sel，通过选择器控制信号控制二选一选择器模块输出16位经校准的二进制码结果e；
24.选择器逻辑判断模块根据输入的译码器6位二进制码计数结果c最高位，粗计数器16位格雷码计数结果a最低位，计数时钟的二分频信号按照特定的关系进行组合逻辑运算，输出选择器控制信号sel。
25.所述内部逻辑模块设有2个输入，分别是16位经校准的二进制码结果e和来自译码器的6位二进制码c。16位格雷码中的最低有效位对应的是十进制数63，它不能被2n所表达，n>＝1。因而不能够直接与6位二进制码相加或移位相加，所以需要按照特定的逻辑进行转换后再进行相加运算。其特征在于：按照特定规则进行标准二进制码转换将16位经自校准模块输出的16位二进制码结果整体左移6位，并减去其自身的值，得到真正意义上的二进制数结果f，然后与6位二进制码进行直接相加得到24位代表测量时长的二进制数值result。
26.图3为本发明特殊加法器应用于具有大测量动态范围、较高测量时间分辨率的tdc电路的核心结构框图，它包括由63个反相器表示的延迟单元构成的环形振荡器ro，63个采样锁存器及与其相对应的细计数器，粗计数器以及本发明的特殊加法器。当开始测量信号“start”的上升沿到来后，ro开始运行并同时使能粗计数器。每当粗计数器的时钟输入端到来一个上升沿时，粗计数器开始加一。值得说明的是为了确保粗计数器每次加一所需要的时间大致相等，这里采用格雷码计数的形式。当停止信号“stop”的上升沿到来后，它一方面会将粗计数器中的计数值锁存下来并随后送入到加法器；另一方面则会将此时ro中各个反相器输出端的电压值采样下来，并经细计数器得到6位二进制码。该6位二进制码中的最低
有效位决定了该tdc的测量时间分辨率，它等于两个反相器的传输时延，也即lsb＝2
τ
，其中τ>0为单个反相器的传输时延。可见粗计数器中的计数值代表环形振荡器所振荡的整数周期数，而采样锁存器和细计数器输出的6位二进制数则代表不足一个振荡周期的分数计数值。总的代表“start”和“stop”信号上升沿之间时间差的计数值应是粗计数器中的计数值加上细计数器的输出。
27.本发明公开的一种用于高时间分辨率时间数字转换器的特殊加法器其内部逻辑运行流程如下：
28.(1)格雷码与二进制码转换模块将tdc粗计数器的16位格雷码计数结果a转换为对应的二进制b，并输入自校准模块中。格雷码向二进制码的转换，其转换法则是保留格雷码的最高位作为二进制码的最高位，而次高位二进制码为高位二进制码与次高位格雷码的异或值。以此类推，当前待输出的二进制码均为其高一位二进制与当前位格雷码的异或输出。
29.格雷码向二进制码的转换法则，可概括为如下表达形式：
[0030][0031]
其中n≥1，1≤i≤n，g
n
‑1g
n
‑2...g1g0代表待转换的格雷码，b
n
‑1b
n
‑2...b1b0代表转换到的二进制码。
[0032]
(2)自校准模块将16位转换后的二进制码的转换结果b以及其自加一后的16位自加一结果d输入到二选一选择器中，选择器逻辑判断模块根据输入的译码器的6位二进制码计数结果c最高位，粗计数器16位格雷码计数结果a最低位，计数时钟的二分频信号按照特定的关系进行组合逻辑运算，生成选择器控制信号sel，控制二选一选择器的结果输出。正确的判断出是将转换后未加一的二进制码还是将转换后并加一了的二进制码送入下一级模块电路进行处理。选择器控制信号sel为该判断逻辑电路的输出，同时也是二选一选择器的选择控制信号，当sel＝0时，选择输出格雷码直接转换得到的二进制码；当sel＝1时，选择输出自加“1”后的二进制码。sel可由如下所示的逻辑表达式表示：
[0033][0034]
其中，fake_binary[0]是16bit格雷码直接转换成的伪二进制码的最低位；div_2为计数时钟的二分频信号，它在计数时钟下降沿到来时发生跳变；decoder[5]是6bit细计数器计数结果的最高位信号。由粗计数器输出信号特性(格雷码)可知，在粗计数加“1”前后，也即环形振荡器每转完2周前后，fake_binary[0]div_2始终为1，此时选择控制信号sel主要取决于细计数器计数结果的最高位decoder[5]。
[0035]
(3)内部逻辑模块将16位经自校准模块输出的16位二进制码结果e整体左移6位，并减去其自身的值，得到真正意义上的二进制数结果f，然后与译码器的6位二进制码c进行直接相加，最终得到24位代表测量时长的二进制数值result。
[0036]
至此，完成了对本发明整个电路从电路模块构成、每个模块运行原理、以及每个模块对数据的处理的说明。
[0037]
上述实施例仅是本发明的典型例子，本实用发明不限于该实施例，显然在本发明的构思下，还可以做出各种修改，变换和变形，所以说明书和附图均是说明性的而非限制性的，凡是根据本发明实质对以上实施例做出的任何修改和变化，均应属于本发明的保护范围。

技术特征：

1.一种用于高时间分辨率时间数字转换器的特殊加法器，所述特殊加法器的输入包括时间数字转换器中粗计数器16位格雷码计数结果a，时间数字转换器中细计数器译码器6位二进制码计数结果c，计数时钟的二分频信号，输出为24位代表测量时长的二进制数值result；其特征在于该特殊加法器包括：格雷码与二进制码转换模块(1)，自校准模块(2)和内部逻辑模块(3)；所述的格雷码与二进制码转换模块(1)用于将时间数字转换器中粗计数器16位格雷码计数结果a转换为对应的二进制进行后续的运算；所述的自校准模块(2)根据粗计数器16位格雷码计数结果a，译码器6位二进制码c和计数时钟的二分频信号对16为格雷码转换对应的二进制码的转换结果b进行自校准，以确保在因电路时延所导致的非理想情况发生时仍能够给出正确的结果，提高数据的准确性与可靠性；所述的内部逻辑模块(3)用于将16位经校准的二进制码结果e进行处理，按照特定的逻辑进行转换后再与译码器6位二进制码c进行相加运算以解决最低有效位对应的是十进制数63，不能被二进制所表达的问题。2.根据权利要求1所述的一种用于高时间分辨率时间数字转换器的特殊加法器，其特征在于所述自校准模块(2)包括自加一模块，二选一选择器模块和选择器逻辑判断模块；其中：所述自加一模块输入为格雷码与二进制码转换模块输出的16位格雷码转换为对应的二进制码的转换结果b，输出为将其加一后的16位自加一结果d；所述二选一选择器模块输入为格雷码与二进制码转换模块输出的16位格雷码转换为对应的二进制码的转换结果b，自加一模块输出的16位自加一结果d和选择器逻辑判断模块输出的选择器控制信号sel；通过选择器控制信号控制二选一选择器模块输出16位经校准的二进制码结果e；所述选择器逻辑判断模块根据输入的译码器6位二进制码计数结果c最高位，粗计数器16位格雷码计数结果a最低位，计数时钟的二分频信号按照特定的关系进行组合逻辑运算，输出选择器控制信号sel。3.根据权利要求1所述的一种用于高时间分辨率时间数字转换器的特殊加法器，其特征在于所述内部逻辑模块(3)包括按照特定规则进行标准二进制码转换和普通加法器；按照特定规则进行标准二进制码转换将16位经自校准模块输出的16位二进制码结果整体左移6位，并减去其自身的值，得到真正意义上的二进制数结果f，然后与6位二进制码进行直接相加得到24位代表测量时长的二进制数值result。

技术总结

本发明专利提出了一种用于具有大动态测量范围、高分辨性能的时间数字转换器(TDC)的特殊加法器的设计方法以及电路实现，主要包括格雷码与二进制码转换模块(1)、自校准模块(2)以及内部逻辑模块(3)。本发明所提出的特殊加法器主要用于实现在时间数字转换器中整数部分与分数部分计数值的加法合并，不仅能够将TDC中环形振荡器电路所产生的不同进制的周期整数部分数值和分数部分数值进行求和并转换为标准二进制码，而且在时序上还具有一定的纠错能力，能够确保TDC在整个时间测量到数值转换上的正确性。换上的正确性。换上的正确性。