模块板、存储模块和存储系统的制作方法

模块板、存储模块和存储系统
1.相关申请的交叉引用
2.本技术要求于2020年11月16日在韩国知识产权局提交的韩国专利申请no.10-2020-0152459的优先权，其公开内容通过引用整体并入本文。
技术领域
3.本公开的一个或更多个实施例涉及模块板、存储模块和存储系统。

背景技术：

4.存储模块可以包括安装在模块板上的多个半导体存储器件。根据存储模块是否在模块板上还包括缓冲器，可以将存储模块分为面向服务器的存储模块和面向pc的(面向客户端的)存储模块。
5.面向服务器的存储模块包括缓冲器，因此从外部设备(例如，中央处理单元(cpu)、图形处理单元(gpu)等)施加的各种电平的信号可以被转换(例如，放大)并且转换后的信号可以被传输到多个存储器件。因此，在面向服务器的存储模块中，即使多个半导体存储器件的负载很大，也不会影响时钟信号和/或命令/地址的质量。
6.另一方面，面向pc的存储模块未在模块板上包括缓冲器，因此从外部设备施加的信号可以被传输到多个半导体存储器件而没有转换各种电平的信号。因此，在面向pc的存储模块中，当半导体存储器件的负载数目很大时，时钟信号和/或命令/地址的质量可能会下降。

技术实现要素：

7.发明内容本公开的一个或更多个实施例提供了一种其中即使多个半导体存储器件的负载很大，时钟信号和/或命令/地址的质量也不会受到影响的模块板以及包括该模块板的存储模块。
8.一个或更多个实施例所解决的技术问题不限于上述技术问题，通过以下描述，本领域技术人员将清楚在本文中未描述的其他技术问题。
9.根据实施例，提供有一种模块板，包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块时钟信号端子至第k模块时钟信号端子，所述第一模块时钟信号端子至所述第k模块时钟信号端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块时钟信号端子至第2k模块时钟信号端子，所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块时钟信号端子相邻；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块时钟信号端子相邻；多个端子，所述多个端子布置在所述至少一个表面的端子区域中，并且包括时钟信号端子；第一分支线，所述第一分支线用于将设置在所述至少一个表面上的所述时钟信号端子连接到第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块
时钟信号端子；第二信号线，所述第二信号线用于依次将所述第一模块时钟信号端子至所述第k模块时钟信号端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块时钟信号端子；以及第四信号线，所述第四信号线用于依次将所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子与所述第二端接电阻端子连接，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。
10.根据实施例，提供有一种包括模块板的存储模块。所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块时钟信号端子至第k模块时钟信号端子，所述第一模块时钟信号端子至所述第k模块时钟信号端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块时钟信号端子至第2k模块时钟信号端子，所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块时钟信号端子相邻；第一端接电阻器，所述第一端接电阻器连接到所述第一端接电阻端子；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块时钟信号端子相邻；第二端接电阻器，所述第二端接电阻器连接到所述第二端接电阻端子；多个端子，所述多个端子布置在所述至少一个表面的端子区域中，并且包括时钟信号端子；第一分支线，所述第一分支线用于将设置在所述至少一个表面上的所述时钟信号端子连接到第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块时钟信号端子；第二信号线，所述第二信号线用于依次将所述第一模块时钟信号端子至所述第k模块时钟信号端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块时钟信号端子；第四信号线，所述第四信号线用于依次将所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子与所述第二端接电阻端子连接；第一半导体存储器件至第k半导体存储器件，所述第一半导体存储器件至所述第k半导体存储器件分别包括安装在所述第一模块时钟信号端子至所述第k模块时钟信号端子处的第一存储器时钟信号端子至第k存储器时钟信号端子；以及第k+1半导体存储器件至第2k半导体存储器件，所述第k+1半导体存储器件至所述第2k半导体存储器件分别包括安装在所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子处的第k+1存储器时钟信号端子至第2k存储器时钟信号端子，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。
11.根据实施例，提供有一种包括控制设备的存储系统。所述控制设备包括：处理器，所述处理器被配置为通过执行程序来产生内部命令、内部地址和内部数据；时钟信号发生器，所述时钟信号发生器被配置为产生时钟信号；命令/地址发生器，所述命令/地址发生器被配置为基于来自所述时钟信号发生器的所述时钟信号，从所述处理器接收所述内部命令和所述内部地址，并产生命令/地址；以及数据输出接口，所述数据输出接口被配置为接收所述内部数据，并产生2k条数据。所述存储系统还包括包含模块板的存储模块。所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块端子至第k模块端子，所述第一模块端子至所述第k模块端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块端子至第2k模块端子，所述第k+1模块端子至所述第2k模块端子以第二预定间隔布置在所述组件区域中；第一端接电阻端
子，所述第一端接电阻端子设置为与所述第k模块端子相邻；第一端接电阻器，所述第一端接电阻器连接到所述第一端接电阻端子；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块端子相邻；第二端接电阻器，所述第二端接电阻器连接到所述第二端接电阻端子；多个端子，所述多个端子布置在所述至少一个表面的端子区域中；第一分支线，所述第一分支线用于将所述多个端子中的至少一个端子连接到所述第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块端子；第二信号线，所述第二信号线用于依次将所述第一模块端子至所述第k模块端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块端子；第四信号线，所述第四信号线用于依次将所述第k+1模块端子至所述第2k模块端子与所述第二端接电阻端子连接；第一半导体存储器件至第k半导体存储器件，所述第一半导体存储器件至所述第k半导体存储器件分别包括安装在所述第一模块端子至所述第k模块端子处的第一存储器端子至第k存储器端子；以及第k+1半导体存储器件至第2k半导体存储器件，所述第k+1半导体存储器件至所述第2k半导体存储器件分别包括安装在所述第k+1模块端子至所述第2k模块端子处的第k+1存储器端子至所述第2k存储器端子，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。
附图说明
12.图1a是示出根据实施例的模块板的示图。
13.图1b是根据实施例的模块板100的横截面视图。
14.图2是示出根据实施例的时钟信号线的布置的示意图。
15.图3是示出根据实施例的时钟信号线的布置的示图。
16.图4是示出根据实施例的命令/地址线的布置的概念图。
17.图5是示出根据实施例的命令/地址线的布置的示图。
18.图6是示出根据实施例的命令/地址线的布置的概念图。
19.图7是示出根据实施例的命令/地址线的布置的示图。
20.图8是示出根据实施例的存储模块的配置的示图。
21.图9是示出根据实施例的半导体存储器件的示图。
22.图10是示出根据实施例的半导体存储器件的配置的示图。
23.图11是示出根据实施例的存储系统的示图。
24.图12是示出根据实施例的控制设备的配置的框图。
具体实施方式
25.在下文中，将参照附图描述根据本公开的各种实施例的模块板和包括该模块板的存储模块。
26.应当理解，当半导体器件的元件、组件、层、图案、结构、区域等(以下统称为“元件”)被称为在半导体器件的另一个元件“之上”、“上方”、“上面”、“之下”、“下方”、“下面”、“连接到”或“耦接到”半导体器件的另一个元件时，其可以直接在其他元件之上、上方、上面、之下、下方、下面、连接到或耦接到其他元件，或者可以存在中间元件。相反，当半导体器件的元件被称为直接在半导体器件的另一元件“之上”、“上方”、“上面”、“之下”、“下方”、“下面”、“直接连接到”或“直接耦接到”半导体器件的另一元件时，则不存在中间元件。在整个本公开中，相同的附图标记表示相同的元件。
27.诸如“之上”、“上方”、“上面”、“上边”“之下”、“下方”、“下面”、“下边”等的空间相对术语，可以在本文中为了便于描述的目的来描述如图所示的一个元件与其他(一个或更多个)元件的关系。将理解的是，除了图中描绘的取向之外，空间相对术语旨在涵盖使用或运行中的半导体器件的不同取向。例如，如果图中的半导体器件被翻转，则被描述为在其他元件“之下”或“下面”的元件将被取向在其他元件“上方”。因此，术语“之下”可以包括之上和之下的取向两者。半导体器件可以以其他方式取向(旋转90度或在其他方向)，并且本文中使用的空间相对描述词相应地被解释。
28.如本文所使用的，当诸如“至少一个”的表述在元素列表之前时，修饰整个列表的元素并且不修饰列表的单个元素。例如，表述“a、b和c中的至少一个”应当理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者，或a、b和c所有。在本文中，当术语“相同”用于比较两个或多个元素的维度时，该术语可以涵盖“基本相同”的维度。
29.应当理解，虽然术语第一、第二、第三、第四等可以在本文中用于描述各种元件，但这些元件不应受这些术语的限制。这些术语仅用于将一个元素与另一个元素区分开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元素可以被称为第二元素。
30.一个或更多个实施例在本文中参考作为实施例的示意图示的横截面图示(和中间结构)来描述。因此，可以预期由于例如制造技术和/或公差而导致的图示形状的变化。因此，一个或更多个实施例不应被解释为限于本文所图示区域的特定形状，而是包括例如由制造导致的形状偏差。例如，被图示为矩形的注入区通常将具有圆形或弯曲特征和/或在其边缘处的注入浓度梯度，而不是从注入区到非注入区的二元变化。类似地，通过注入形成的掩埋区可能导致在掩埋区与进行注入的表面之间的区域中的一些注入。因此，图中所示的区域本质上是示意性的，并且它们的形状不旨在说明器件区域的实际形状，也不旨在限制本发明构思的范围。此外，在附图中，为了清楚起见，可以放大层和区域的尺寸和相对尺寸。
31.本公开的一个或更多个实施例中使用的诸如“单元”或“模块”等术语表示用于处理至少一个功能或操作的单元，并且可以用硬件、软件或硬件和软件的组合来实现。
32.术语“单元”或“模块”可以由存储在可寻址存储介质中并且可由处理器执行的程序来实现。
33.例如，术语“单元”或“模块”可以包括软件组件、面向对象的软件组件、类组件和任务组件、过程、功能、属性、程序、子例程、程序代码段、驱动程序、固件、微代码、电路、数据、数据库、数据结构、表格、数组和/或变量。
34.为简洁起见，在本文中可以详细描述或不详细描述半导体器件的常规元件。然而，即使在本公开的半导体器件中描述或图示了某个元件，除非该元件被记载为包括在要求保护的半导体器件中，否则该元件也可以不包括在要求保护的半导体器件中。
35.图1a是示出根据实施例的模块板的示图。模块板100可以包括组件区域10，该组件区域10包括从模块板100的上表面或下表面中的至少一者(例如，上表面)的左侧部分到中央部分布置的预定数目的存储区域10-1至10-4(其中安装了预定数目的(例如，四个)半导体存储器件)，和从模块板100的上表面和下表面中的至少一者的中央部分到右侧部分布置的预定数目的存储区域10-5至10-8(其中安装了预定数目的半导体存储器件)。端子(例如，
接线片)区域20可以设置在模块板100的一个表面的一侧(例如，下侧)的边缘区域中，并且多个端子tr可以在端子区域20中布置成一行(以条纹的形式)。多个模块端子mtr1、mtr2
……
mrt8可以分别布置在存储区域10-1至10-8中的在半导体存储器件的多个存储器端子(例如，焊球)中的对应位置。然而，存储区域的数目不限于此，并且可以包括任意数目的存储区域。多个模块端子mtr1、mtr2
……
mrt8可以是向其施加数据、命令/地址、时钟信号、控制信号、电力等的端子。多个端子tr可以是向其传送数据、命令/地址、时钟信号、控制信号和电力的端子。模块板100可以包括切口12-1、12-2、12-3以及孔12-4和12-5，它们可以作为模块板100的位置的参考点。
36.图1b是根据实施例的模块板100的横截面视图。
37.参照图1b，模块板100可以是通过堆叠多个层l1至ln而配置的印刷电路板，其中n是大于或等于1的整数。多个端子tr可以布置在模块板100的第一层l1的上表面以及第n层ln的下表面上。多个存储区域10-1至10-8可以设置在模块板100的第一层l1的上表面和第n层的下表面中的至少一者上。信号线(例如，用于传输数据、命令/地址、时钟信号和控制信号的线)和/或电力线可以布置在模块板100的层l1至ln的上表面和/或下表面上。多个端子tr可以连接到从外部设备(例如，中央处理单元(cpu)、图形处理单元(gpu))施加的信号(例如，数据、命令/地址、时钟信号和控制信号)和/或电力。多个端子tr可以通过第一层l1的相应通路(via)将信号和/或电力传输到布置在其他层l2至ln中的至少一个层上的相应信号线和/或电力线。施加到多个端子tr的信号和/或电力可以通过布置在模块板100的l1至ln的n个层中的至少两层上的信号线和通路传输到多个模块端子mtr1、mtr2
……
mtr8。
38.图2是示出根据实施例的时钟信号线的布置的示意图。ckt是指模块板100的多个端子tr中的时钟信号端子。mckt1至mckt8是指布置在存储区域10-1至10-8中的八个模块端子mtr1至mtr8的模块时钟信号端子。mrtt1和mrtt2分别是指布置在组件区域10中的第一端接电阻端子和第二端接电阻端子。
39.参照图2，时钟信号端子ckt可以通过分支线dsl连接到分支点dp并且可以通过第一信号线sl1从分支点dp连接到第一点p1。第一点p1可以与存储区域10-1的设置模块时钟信号端子mckt1的点对应。
40.第一点p1可以通过第二信号线sl2依次经过第二点p2、第三点p3和第四点p4而连接到第五点p5。第二点p2、第三点p3和第四点p4可以分别与存储区域10-2、10-3和10-4的布置模块时钟信号端子mckt2、mckt3和mckt4的点对应。第五点p5可以是与第一端接电阻器所连接的第一端接电阻端子mrtt1对应的点。可以在第一点p1与第二点p2之间、在第二点p2与第三点p3之间以及在第三点p3与第四点p4之间设置第一预定间隔d1。第一信号线sl1的长度可以小于第一预定间隔d1。此外，可以在第一点p1与第一模块时钟信号端子mckt1、第二点p2与第二模块时钟信号端子mckt2、第三点p3与第三模块时钟信号端子mckt3、第四点p4与第四模块时钟信号端子mckt4、第五点p5与第一端接电阻端子mrtt1之间设置第二预定间隔d2。第一信号线sl1的长度可以大于第二预定间隔d2。然而，预定间隔不限于此，第一预定间隔和第二预定间隔可以在点与点之间和/或点与模块时钟信号端子之间变化。
41.分支点dp可以通过第三信号线sl3连接到第六点p6。第六点p6可以与存储区域10-5的设置模块时钟信号端子mckt5的点对应。第三信号线sl3的长度可以大于第一信号线sl1的长度与第二信号线sl2的长度之和。然而，信号线的长度不限于此，并且信号线的长度可
以被不同地配置。
42.第六点p6可以通过第四信号线sl4依次经过第七点p7、第八点p8和第九点p9而连接到第十点p10。第四信号线sl4的长度可以等于第二信号线sl2的长度。第七点p7、第八点p8和第九点p9可以分别与存储区域10-6、10-7和10-8的布置模块时钟信号端子mckt6、mckt7和mckt8的点对应，第十点p10可以是设置第二端接电阻端子mrtt2的点。第一预定间隔d1可以设置在第六点p6与第七点p7之间、在第七点p7与第八点p8之间以及在第八点p8与第九点p9之间。此外，第二预定间隔d2可以设置在第六点p6与第五模块时钟信号端子mckt5之间、第七点p7与第六模块时钟信号端子mckt6之间、第八点p8与第七模块时钟信号端子mckt7之间、第九点p9与第八模块时钟信号端子mckt8之间以及第十点p10与第二端接电阻端子mrtt2之间。
43.图3是示出根据实施例的时钟信号线的布置的示图。图3图示了其中图2中所示的时钟信号线的布置实现在模块板100上的示例并且图示了其中时钟信号端子ckt设置在端子区域20的中央部分的情况的示例。
44.参照图3，设置在模块板100的第一层l1的上表面上的时钟信号端子ckt和通路v11可以通过第一子分支线dsl1连接。通路v11可以连接到第二层l2的通路v21，并且通路v21可以通过第二子分支线dsl2连接到通路v22，通路v22设置为与第二层l2的与模块时钟信号端子mckt1对应的时钟信号通路vck21相邻。通路v22可以连接到第三层l3的通路v32。第一子分支线dsl1和第二子分支线dsl2可以对应于图2的支线dsl2。
45.第三层l3的通路v32可以通过第一信号线sl1连接到第三层l3的与模块时钟信号端子mckt1对应的时钟信号通路vck31，第三层l3的与模块时钟信号端子mckt1、mckt2、mckt3和mckt4对应的时钟信号通路vck31、vck32、vck33和vck34与第三层l3的与第一端接电阻端子mrtt1对应的通路v33可以通过第二信号线sl2彼此连接。第三层l3的通路v32可以通过第三信号线sl3连接到第三层l3的与模块时钟信号端子mckt5对应的时钟信号通路vck35，并且第三层l3的与模块时钟信号端子mckt5、mckt6、mckt7和mckt8对应的时钟信号通路vck35、vck36、vck37和vck38与第三层l3的与第二端接电阻端子mrtt2对应的通路v34可以通过第四信号线sl4彼此连接。
46.布置在第一层l1上的模块时钟信号端子mckt1至mckt4、第一端接电阻端子mrtt1、模块时钟信号端子mckt5至mckt8和第二端接电阻端子mrtt2可以通过布置在第一层l1上的时钟信号通路vck11至vck14、通路v13、时钟信号通路vck15至vck18和通路v14连接到布置在第二层l2上的时钟信号通路vck21至vck24、通路v23、时钟信号通路vck25至vck28和通路v24，并且还可以连接到布置在第三层l3上的时钟信号通路vck31至vck34、通路v33、时钟信号通路vck35至vck38以及通路v34。在图3中，整体示出了模块时钟信号端子mckt1至mckt4、第一端接电阻端子mrtt1、模块时钟信号端子mckt5至mckt8和第二端接电阻端子mrtt2，以及连接到它们的时钟信号通路vck11至vck14、通路v13、时钟信号通路vck15至vck18和通路v14。此外，垂直连接的通路之间的连接图示为虚线，每条虚线都可以对应于图2中所示的第二预定间隔d2。
47.虽然图3图示了第一信号线sl1至第四信号线sl4布置在第三层l3上的示例，但是一个或更多个实施例不限于此，第一信号线sl1至第四信号线sl4也可以布置在第二层l2上。另外，第一信号线sl1和/或第四信号线sl4也可以分布并布置在至少两个层上，而不是
单个层上。第一信号线sl1至第四信号线sl4可以布置在l1至ln的n个层中的至少一个层上。
48.以上参照图2和图3描述的时钟信号线的布置可以具有非对称的y拓扑结构。根据这种结构，由于从分支点dp到第一点p1的第一信号线sl1的长度与从分支点dp到第六点p6的第三信号线sl3的长度之间的差异，导致在第一点p1和第六点p6处出现较大的信号衰减。当第一点p1至第四点p4之间以及第六点p6至第九点p9之间的第一预定间隔d1较短时，可以减小信号衰减。即从信号衰减开始发生的第一点p1到第五点p5的第二信号线sl2的长度，以及从信号衰减开始发生的第六点p6到第十点p10的第四信号线sl4的长度可以配置为更短。
49.例如，命令/地址线也可以布置成具有非对称y拓扑结构。
50.图4是示出根据实施例的命令/地址线的布置的概念图。命令/地址端子(cat)可以是模块板100的多个端子tr中的端子。mcat1至mcat8可以指布置在存储区域10-1至10-8中的八个模块端子mtr1至mtr8中的模块命令/地址端子。
51.参照图4，命令/地址端子cat和第十一点p11可以通过第五信号线sl5彼此连接。第五信号线sl5的长度可以是图2所示的分支线dsl的长度与第一信号线sl1的长度之和，以匹配通过时钟信号端子ckt施加的时钟信号和通过命令/地址端子cat施加的命令/地址之间的时序。第十一点p11可以与存储区域10-1中设置模块命令/地址端子mcat1的点对应。第十一点p11至第十九点p19可以通过第六信号线sl6连接。第十二点p12至第十八点p18可以与存储区域10-2至10-8的布置模块命令/地址端子mcat2至mcat8的点对应，并且第十九点p19可以与设置第三端接电阻端子mrtt3的点对应。第十四点p14与第十五点p15之间的距离可以是大于第一预定间隔d1的第三预定间隔d3。
52.图5是示出根据实施例的命令/地址线的布置的示图。图5图示了其中图4中所示的命令/地址线的布置实现在模块板100上的示例，并且图示了其中命令/地址端子cat设置在端子区域20的中央部分的示例。
53.参照图5，设置在模块板100的第一层l1的上表面上的命令/地址端子cat和通路v15可以通过第一子信号线sl51连接。通路v15可以连接到第二层l2的通路v25，并且通路v25可以通过第二子信号线sl52连接到第二层l2的与模块命令/地址端子mcat1对应的命令/地址通路vca21。第一子信号线sl51和第二子信号线sl52可以对应于图4所示的第五信号线sl5。
54.布置在第一层l1上的模块命令/地址端子mcat1至mcat8和第三端接电阻端子mrtt3可以通过布置在第一层l1上的命令/地址通路vca11至vca18和通路v16连接到布置在第二层l2上的命令/地址通路vca21至vca28和通路v26。在图5中，整体示出了模块命令/地址端子mcat1至mcat8、第三端接电阻端子mrtt3，以及与其连接的命令/地址通路vca11至vca18和通路v16。这里，垂直连接的通路之间的连接图示为虚线，并且每条虚线都可以对应于图4中所示的第二预定间隔d2。
55.以上参照图4和图5描述的命令/地址线的布置可以具有飞越(fly-by)拓扑结构。
56.虽然图5图示了第五信号线sl52和第六信号线sl6布置在第二层l2上的示例，但是第五信号线sl52和第六信号线sl6也可以布置在其他层上，例如层l3至层ln。此外，第五信号线sl52和/或第六信号线sl6也可以分布并布置在至少两个不同的层上，而不是单个层上。第五信号线sl52和第六信号线sl6可以布置在l1至ln的n个层中的至少一个层上。
57.图6是示出根据实施例的命令/地址线的布置的概念图。cat是指模块板100的多个
端子tr中的一个命令/地址端子，而mcat1至mcat8是指布置在存储区域10-1至10-8中的八个模块端子mtr1至mtr8中的模块命令/地址端子。
58.参照图6，命令/地址端子cat可以通过分支线dsl’连接到分支点dp’，并且可以通过第七信号线sl7从分支点dp’连接到第十一点p11。第十一点p11可以与存储区域10-1中设置模块命令/地址端子mcat1的点对应。分支线dsl’的长度与第七信号线sl7的长度的之和可以等于图2所示的分支线dsl的长度与第一信号线sl1的长度之和，以匹配通过时钟信号端子ckt施加的时钟信号与通过命令/地址端子cat施加的命令/地址之间的时序。第十一点p11可以通过第八信号线sl8依次经过第十三点p13、第十五点p15和第十七点p17而连接到第二十点p20。第十三点p13、第十五点p15和第十七点p17可以分别与存储区域10-3、10-5和10-7的布置模块命令/地址端子mcat3、mcat5和mcat7的点对应，并且第二十点p20可以与设置第四端接电阻端子mrtt4的点对应。可以在第十一点p11与第十三点p13之间以及在第十五点p15与第十七点p17之间设置第四预定间隔d4。第四预定间隔d4的长度可以是第一预定间隔d1的两倍(例如，d4＝2
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d1)。
59.分支点dp’可以通过第九信号线sl9连接到第十二点p12。第十二点p12可以与存储区域10-2中的设置模块命令/地址端子mcat2的点对应。第九信号线sl9的长度可以等于第七信号线sl7的长度。
60.第十二点p12可以通过第十信号线sl10依次经过第十四点p14、第十六点p16和第十八点p18而连接到第十九点p19。第十四点p14、第十六点p16和第十八点p18可以分别与存储区域10-4、10-6和10-8的布置模块命令/地址端子mcat4、mcat6和mcat8的点对应，并且第十九点p19可以与布置第三端接电阻端子mrtt3的点对应。可以在第十二点p12与第十四点p14之间以及第十六点p16与第十八点p18之间设置第四预定间隔(例如，d4＝2
×
d1)。第十信号线sl10的长度可以等于第八信号线sl8的长度。
61.图7是示出根据实施例的命令/地址线的布置的示图。图7图示了其中图6中所示的命令/地址线的布置实现在模块板100上的示例并且图示了其中命令/地址端子cat设置在端子区域20的中央部分的示例。
62.参照图7，设置在模块板100的第一层l1的上表面上的命令/地址端子cat和通路v15可以通过第三子分支线dsl3连接。
63.通路v15可以连接到第二层l2的通路v25，通路v25可以通过第四子分支线dsl4连接到第二层l2的通路v26。第三子分支线dsl3和第四子分支线dsl4可以对应于图6所示的分支线dsl’。通路v26可以通过第七信号线sl7连接到设置在第二层l2上的命令/地址通路vca21。命令/地址通路vca21、vca23、vca25和vca27以及通路v25可以通过第八信号线sl8彼此连接。命令/地址通路vca21、vca23、vca25和vca27可以布置在与第一层l1的分别布置模块命令/地址端子mcat1、mcat3、mcat5和mcat7的位置对应的位置处，并且通路v25可以设置在与第一层l1的设置第四端接电阻端子mrtt4的位置对应的位置处。
64.通路v26可以连接到第三层l3的通路v36，并且通路v36可以通过第九信号线sl9连接到设置在第三层l3上的命令/地址通路vca32。命令/地址通路vca32、vca34、vca36和vca38以及通路v37可以通过第十信号线sl10彼此连接。命令/地址通路vca32、vca34、vca36和vca38可以布置在与第一层l1的分别布置模块命令/地址端子mcat2、mcat4、mcat6和mcat8的位置对应的位置处，通路v37可以布置在与第一层l1的设置第三端接电阻端子
mrtt3的位置对应的位置处。
65.布置在第一层l1上的模块命令/地址端子mcat1至mcat8和第三端接电阻端子mrtt3可以通过布置在第一层l1上的命令/地址通路vca11至vca18以及通路v15和v17连接到布置在第二层l2上的命令/地址通路vca21至vca28以及通路v25和v27。在图7中，整体示出了模块命令/地址端子mcat1至mcat8和第三端接电阻端子mrtt3，以及与其连接的命令/地址通路vca11至vca18以及通路v15和v17。垂直连接的通路之间的连接图示为虚线，并且每条虚线都可以对应于图6所示的第二预定间隔d2。
66.上面参照图6和图7描述的命令/地址线的布置可以具有对称的y拓扑结构。
67.虽然图7图示了第七信号线sl7和第八信号线sl8布置在第二层l2上以及第九信号线sl9和第十信号线sl10布置在第三层l3上的示例，但是第七信号线sl7和第八信号线sl8以及第九信号线sl9和第十信号线sl10也可以布置在l3至ln的其他层中的两个不同层上。在另一个实施例中，第七信号线sl7至第十信号线sl10也可以布置在第二层l2上或第三层l3上。即，第七信号线sl7至第十信号线sl10也可以布置在第二层l2至第n层ln中的至少一个层上。第七信号线sl7至第十信号线sl10也可以至少分布并布置在三个层上。
68.根据实施例的命令/地址线的布置可以具有非对称y拓扑结构、飞越拓扑结构和对称y拓扑结构中的一种。
69.根据一个或更多个实施例，时钟信号线和命令/地址线可以布置在同一层上，只要它们彼此不重叠即可。然而，当时钟信号线和命令/地址线需要布置为使得它们需要彼此重叠时，时钟信号线和命令/地址线可以设置在不同层上。
70.图8是示出根据实施例的存储模块的配置的示图。存储模块200可以包括模块板100、多个(例如，8个)半导体存储器件m1至m8、以及第一端接电阻器rtt1至第三端接电阻器rtt3。模块板100的端子可以包括时钟信号端子ckt、命令/地址端子cat和多个(例如，第一至第八)数据端子dqt1至dqt8。
71.参照图8，模块板100可以通过时钟信号端子ckt将时钟信号ck共同施加到半导体存储器件m1至m8。时钟信号线的布置可以具有前述的非对称y拓扑结构。模块板100可以通过命令/地址端子cat将命令/地址ca共同施加到半导体存储器件m1至m8。此外，命令/地址线的布置可以具有参照图4和图5描述的飞越拓扑结构。模块板100可以具有用于通过控制信号端子将控制信号con共同施加到半导体存储器件m1至m8的控制信号线，并且控制信号线的布置可以与命令/地址线的布置相同。多个半导体存储器件m1至m8中的每一者可以是具有大负载或大容量的存储器件。器件的示例可以包括双倍数据速率(ddr)(例如，ddr3、ddr4或ddr5)半导体存储器件、双核封装(dual-die package，ddp)半导体存储器件或高带宽存储(hbm)器件。存储模块200可以是不包括缓冲器的无缓冲双列直插存储模块(unbuffered dual in-line memory module(udimm))，或者是小型双列直插存储模块(small outline dual in-line memory module(sodimm))。
72.模块板100可以通过第一数据端子dqt1至第八数据端子dqt8将第一数据dq1至第八数据dq8分别传输到半导体存储器件m1至m8，或者可以将从半导体存储器件m1至m8输出的第一数据dq1至第八数据dq8分别传输到第一数据端子dqt1至第八数据端子dqt8。第一数据dq1至第八数据dq8中的每一者可以是预定位(例如，4位、8位或16位)数据。
73.当命令/地址线的布置具有非对称y拓扑结构或对称y拓扑结构时，模块板100可以
包括第三端接电阻器和第四端接电阻器。
74.图9是示出根据实施例的半导体存储器件的示图。半导体存储器件300可以是ddp半导体存储器件。
75.参照图9，ddp半导体存储器件300可以包括封装基板psub、第一裸片(die)d1和第二裸片d2。第一裸片d1和第二裸片d2可以顺序地堆叠在封装基板psub上。封装基板psub可以包括布置在封装基板psub的上表面上的上焊盘upad、布置在封装基板psub下表面上的下焊盘lpad以及用于连接与上焊盘upad和下焊盘lpad相对应的焊盘的信号线。ddp半导体存储器件300可以包括附接到下焊盘lpad的存储器端子b(例如，焊球)。
76.第一重新分布层rdl1可以设置在第一裸片d1的上表面上，第二重新分布层rdl2可以设置在第二裸片d2的上表面上。第一重新分布层rdl1可以重新分布第一裸片d1的焊盘(未示出)的位置。例如，第一裸片d1的设置在第一裸片d1的中央部分的焊盘(未示出)可以通过第一重新分布层rdl1连接到第一重新分布层rdl1的设置在第一重新分布层rdl1的上表面的边缘部分的焊盘rdl1p。第二重新分布层rdl2可以重新分布第二裸片d2的焊盘(未示出)的位置。例如，第二裸片d2的设置在第二裸片d2的中央部分的焊盘(未示出)可以通过第二重新分布层rdl2连接到第二重新分布层rdl2的设置在第二重新分布层rdl2的上表面的边缘部分的焊盘rdl2p。上焊盘upad和焊盘rdl1p中的对应焊盘可以通过引线wb彼此引线接合，并且上焊盘upad和焊盘rdl2p中的对应焊盘可以通过引线wb彼此引线接合。此外，ddp半导体存储器件300可以包括用于密封封装基板psub、第一裸片d1和第二裸片d2的密封剂enc。
77.图10是示出根据实施例的半导体存储器件的配置的示图。图10图示了存储器端子b与图9所示的第一裸片d1和第二裸片d2之间的连接。
78.参照图10，存储器端子b可以包括第一存储器控制信号端子bcon1、第二存储器控制信号端子bcon2、存储器时钟信号端子bck、存储器命令/地址端子bca和存储器数据端子bdq。这里，每个信号有一个代表端子。
79.包括第一存储芯片选择信号端子bcs1、第一存储时钟使能信号端子bcke1和第一存储裸片上端接信号端子bodt1的第一存储器控制信号端子bcon1可以连接到第一裸片d1。包括第二存储芯片选择信号端子bcs2、第二存储时钟使能信号端子bcke2和第二存储裸片上端接信号端子bodt2的第二存储器控制信号端子bcon2可以连接到第二裸片d2。存储器时钟信号端子bck、存储器命令/地址端子bca和存储器数据端子bdq可以共同连接到第一裸片d1和第二裸片d2。
80.参照图10，下面将描述第一裸片d1和第二裸片d2的操作。
81.可以响应于施加到第一存储器控制信号端子bcon1的各个端子的第一芯片选择信号cs1、第一时钟使能信号cke1和第一裸片上端接信号odt1来选择第一裸片d1。当选择了第一裸片d1，可以响应于时钟信号ck和命令/地址来输入或输出数据dq。
82.可以响应于施加到第二存储器控制信号端子bcon2的各个端子的第二芯片选择信号cs2、第二时钟使能信号cke2和第二裸片上端接信号odt2来选择第二裸片d2。当选择了第二裸片d2，可以响应于时钟信号ck和命令/地址来输入或输出数据dq。
83.例如，图10中所示的第一裸片dl和第二裸片d2中的每一者可以是ddr(例如，ddr4)半导体存储器件。
84.虽然未示出，但是控制信号线的布置可以类似于命令/地址线的布置而具有非对称y拓扑结构、飞越拓扑结构和对称y拓扑结构中的一种结构。
85.图11是示出根据实施例的存储系统的示图。存储系统1000可以包括至少一个存储模块200和控制设备400。
86.在图11中，存储模块200可以是以上参照图1a至图7描述的模块板100和以上参照图8至图10描述的存储模块。在图11中，图1a的端子tr中的数据端子用dqt表示，命令/地址端子用cat表示，时钟信号端子用ckt表示，控制信号端子用cont表示。
87.控制设备400可以是例如中央处理单元(cpu)或图形处理单元(gpu)。控制设备400可以发送第一多位的命令/地址、控制信号ca和时钟信号ck。控制设备400可以发送和接收八条第二多位的数据dq1至dq8。
88.图12是示出根据实施例的控制设备的配置的框图。控制设备400可以包括处理器400-2、命令/地址和控制信号发生器400-4、时钟信号发生器400-6以及数据输入和输出单元400-8。
89.下面将描述图12中所示的每个块的功能。
90.处理器400-2可以通过根据外部命令ecom执行程序来产生命令com、地址add和控制信号con，并且可以发送和接收数据data。例如，处理器400-2可以通过与例如键盘、鼠标、触摸传感器、声音传感器、指纹传感器或运动识别传感器的各种输入设备进行通信来接收外部命令ecom，并且可以通过根据外部指令ecom执行程序来产生命令com、地址add、内部控制信号cont和数据data。处理器400-2可以接收并处理数据data，并且可以将数据data输出到各种输出设备，例如，显示单元或声音输出单元。处理器400-2可以另外产生时钟信号控制信号ckcon并将时钟信号控制信号ckcon传输到时钟信号发生器400-6。
91.命令/地址和控制信号发生器400-4可以响应于从时钟信号发生器400-6接收到的内部时钟信号ck来接收命令com和地址add，以产生第一预定位的命令/地址ca。命令/地址和控制信号发生器400-4也可以响应于内部控制信号con来产生控制信号con。
92.时钟信号发生器400-6可以响应于从处理器400-2接收到的时钟信号控制信号ckcon来产生内部时钟信号ck和时钟信号ck。
93.数据输入和输出单元400-8可以响应于内部时钟信号ck接收数据data以产生八条第二预定位的数据dq1至dq8，或者可以接收八条第二预定位的数据dq1至dq8以产生数据data。例如，数据输入和输出单元400-8可以根据ddr协议响应于内部时钟信号ck产生八条第二预定位的数据dq1至dq8。
94.根据本公开的一个或更多个实施例，模块板的时钟信号线和/或命令/地址线可以以非对称y拓扑结构的形式布置，因此即使安装在模块板上的多个半导体存储器件的数目很大，时钟信号和命令/地址的质量也不会受到影响。因此，可以提高存储模块和存储系统的操作的可靠性。
95.虽然已经参考附图描述了本公开的一个或更多个实施例，但是本领域技术人员将理解的是，可以在不脱离本发明构思的范围并且不改变其基本特征的情况下做出各种修改。因此，上述实施例仅为示例性实施例，应仅以描述性意义来考虑，而不是出于限制的目的。

技术特征：

1.一种模块板，所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块时钟信号端子至第k模块时钟信号端子，所述第一模块时钟信号端子至所述第k模块时钟信号端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块时钟信号端子至第2k模块时钟信号端子，所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块时钟信号端子相邻；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块时钟信号端子相邻；多个端子，所述多个端子布置在所述至少一个表面的端子区域中，并且包括时钟信号端子；第一分支线，所述第一分支线用于将设置在所述至少一个表面上的所述时钟信号端子连接到第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块时钟信号端子；第二信号线，所述第二信号线用于依次将所述第一模块时钟信号端子至所述第k模块时钟信号端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块时钟信号端子；以及第四信号线，所述第四信号线用于依次将所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子与所述第二端接电阻端子连接，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。2.根据权利要求1所述的模块板，其中，所述第一预定间隔等于所述第二预定间隔，所述第二信号线的长度等于所述第四信号线的长度，并且所述第二信号线的长度大于所述第一信号线的长度。3.根据权利要求2所述的模块板，其中，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。4.根据权利要求2所述的模块板，其中，所述模块板还包括：第一模块命令/地址端子至第k模块命令/地址端子，所述第一模块命令/地址端子至所述第k模块命令/地址端子以所述第一预定间隔布置在所述组件区域中；第k+1模块命令/地址端子至第2k模块命令/地址端子，所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子以所述第二预定间隔布置在所述组件区域中；以及第三端接电阻端子，所述第三端接电阻端子设置为与所述第2k模块命令/地址端子相邻，其中，所述多个端子还包括命令/地址端子。5.根据权利要求4所述的模块板，其中，所述模块板还包括：
第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；以及第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第2k模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第二分支线的长度与所述第五信号线的长度之和等于所述第一分支线的长度与所述第一信号线的长度之和。6.根据权利要求5所述的模块板，其中，所述第五信号线和所述第六信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。7.根据权利要求4所述的模块板，其中，所述模块板还包括：第四端接电阻端子，所述第四端接电阻端子设置为与所述第k模块命令/地址端子相邻；第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第k模块命令/地址端子与所述第三端接电阻端子连接；第七信号线，所述第七信号线用于将所述第二分支点连接到所述第k+1模块命令/地址端子；以及第八信号线，所述第八信号线用于依次将所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子与所述第四端接电阻端子连接，其中，所述第七信号线的长度大于所述第五信号线的长度与所述第六信号线的长度之和。8.根据权利要求7所述的模块板，其中，所述第六信号线的长度等于所述第八信号线的长度，所述第六信号线的长度大于所述第五信号线的长度，所述第五分支线的长度与所述第六信号线的长度之和等于所述第一分支线的长度与所述第二信号线的长度之和，并且所述第七信号线的长度与所述第八信号线的长度之和等于所述第三信号线的长度与所述第四信号线的长度之和。9.根据权利要求8所述的模块板，其中，所述第五信号线、所述第六信号线、所述第七信号线和所述第八信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。10.根据权利要求4所述的模块板，其中，所述模块板包括：第四端接电阻端子，所述第四端接电阻端子设置为与所述第2k-1模块命令/地址端子相邻；第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端
子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第2k-1模块命令/地址端子中的奇数编号的模块命令/地址端子与所述第四端接电阻端子连接；第七信号线，所述第七信号线用于将所述第二分支点连接到所述第一模块命令/地址端子至所述第2k-1模块命令/地址端子中的第二模块命令/地址端子；以及第八信号线，所述第八信号线用于依次将所述第二模块命令/地址端子至所述第2k模块命令/地址端子中的偶数编号的模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第五信号线的长度等于所述第七信号线的长度，所述第二分支线的长度与所述第五信号线的长度之和等于所述第一分支线的长度与所述第一信号线的长度之和。11.根据权利要求10所述的模块板，其中，所述第五信号线、所述第六信号线、所述第七信号线和所述第八信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。12.一种存储模块，所述存储模块包括：模块板，所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块时钟信号端子至第k模块时钟信号端子，所述第一模块时钟信号端子至所述第k模块时钟信号端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块时钟信号端子至第2k模块时钟信号端子，所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块时钟信号端子相邻；第一端接电阻器，所述第一端接电阻器连接到所述第一端接电阻端子；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块时钟信号端子相邻；第二端接电阻器，所述第二端接电阻器连接到所述第二端接电阻端子；多个端子，所述多个端子布置在所述至少一个表面的端子区域中，并且包括时钟信号端子；第一分支线，所述第一分支线用于将设置在所述至少一个表面上的所述时钟信号端子连接到第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块时钟信号端子；第二信号线，所述第二信号线用于依次将所述第一模块时钟信号端子至所述第k模块时钟信号端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块时钟信号端子；第四信号线，所述第四信号线用于依次将所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子与所述第二端接电阻端子连接；
第一半导体存储器件至第k半导体存储器件，所述第一半导体存储器件至所述第k半导体存储器件分别包括分别安装在所述第一模块时钟信号端子至所述第k模块时钟信号端子处的第一存储器时钟信号端子至第k存储器时钟信号端子；以及第k+1半导体存储器件至第2k半导体存储器件，所述第k+1半导体存储器件至所述第2k半导体存储器件分别包括分别安装在所述第k+1模块时钟信号端子至所述第2k模块时钟信号端子处的第k+1存储器时钟信号端子至第2k存储器时钟信号端子，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。13.根据权利要求12所述的存储模块，其中，所述第一预定间隔等于所述第二预定间隔，所述第二信号线的长度等于所述第四信号线的长度，并且所述第二信号线的长度大于所述第一信号线的长度。14.根据权利要求13所述的存储模块，其中：所述第一半导体存储器件至所述第2k半导体存储器件中的每一者是包括堆叠的第一裸片和第二裸片的双核封装半导体存储器件；所述第一裸片和所述第二裸片中的每一者是双倍数据速率半导体存储器件；并且所述存储模块是无缓冲双列直插存储模块或小型双列直插存储模块。15.根据权利要求13所述的存储模块，其中，所述第一信号线、所述第二信号线、所述第三信号线和所述第四信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。16.根据权利要求13所述的存储模块，其中，所述模块板还包括：第一模块命令/地址端子至第k模块命令/地址端子，所述第一模块命令/地址端子至所述第k模块命令/地址端子以所述第一预定间隔布置在所述组件区域中；第k+1模块命令/地址端子至第2k模块命令/地址端子，所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子以所述第二预定间隔布置在所述组件区域中；以及第三端接电阻端子，所述第三端接电阻端子设置为与所述第2k模块命令/地址端子相邻，其中：在所述第一模块命令/地址端子至所述第k模块命令/地址端子处还分别安装有第一存储器命令/地址端子至第k存储器命令/地址端子；并且所述第k+1存储器时钟信号端子至所述第2k存储器时钟信号端子还分别安装在所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子处。17.根据权利要求16所述的存储模块，所述存储模块还包括：第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；以及第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第2k模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第二分支线的长度与所述第五信号线的长度之和等于所述第一分支线的长
度与所述第一信号线的长度之和。18.根据权利要求17所述的存储模块，其中，所述第五信号线和所述第六信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。19.根据权利要求16所述的存储模块，所述存储模块还包括：第四端接电阻端子，所述第四端接电阻端子设置为与所述第k模块命令/地址端子相邻；第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第k模块命令/地址端子与所述第四端接电阻端子连接；第七信号线，所述第七信号线用于将所述第二分支点连接到所述第k+1模块命令/地址端子；以及第八信号线，所述第八信号线用于依次将所述第k+1模块命令/地址端子至所述第2k模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第七信号线的长度大于所述第五信号线的长度与所述第六信号线的长度之和。20.根据权利要求19所述的存储模块，其中，所述第六信号线的长度等于所述第八信号线的长度，所述第六信号线的长度大于所述第五信号线的长度，所述第五分支线的长度与所述第六信号线的长度之和等于所述第一分支线的长度与所述第二信号线的长度之和，并且所述第七信号线的长度与所述第八信号线的长度之和等于所述第三信号线的长度与所述第四信号线的长度之和。21.根据权利要求20所述的存储模块，其中，所述第五信号线、所述第六信号线、所述第七信号线和所述第八信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。22.根据权利要求16所述的存储模块，所述存储模块还包括：第四端接电阻端子，所述第四端接电阻端子设置为与所述第2k-1模块命令/地址端子相邻；第二分支线，所述第二分支线用于将设置在所述至少一个表面上的所述命令/地址端子连接到第二分支点；第五信号线，所述第五信号线用于将所述第二分支点连接到所述第一模块命令/地址端子；第六信号线，所述第六信号线用于依次将所述第一模块命令/地址端子至所述第2k-1模块命令/地址端子中的奇数编号的模块命令/地址端子与所述第四端接电阻端子连接；第七信号线，所述第七信号线用于将所述第二分支点连接到所述第k+1模块命令/地址端子；以及
第八信号线，所述第八信号线用于依次将第二模块命令/地址端子至所述第2k模块命令/地址端子中的偶数编号的模块命令/地址端子与所述第三端接电阻端子连接，其中，所述第五信号线的长度等于所述第七信号线的长度，所述第二分支线的长度与所述第五信号线的长度之和等于所述第一分支线的长度与所述第一信号线的长度之和。23.根据权利要求22所述的存储模块，其中，所述第五信号线、所述第六信号线、所述第七信号线和所述第八信号线设置在所述第一层至所述第n层的除了所述至少一个表面之外的至少一个表面上。24.一种存储系统，所处存储系统包括：控制设备，所述控制设备包括：处理器，所述处理器被配置为通过执行程序来产生内部命令、内部地址和内部数据；时钟信号发生器，所述时钟信号发生器被配置为产生时钟信号；命令/地址发生器，所述命令/地址发生器被配置为基于来自所述时钟信号发生器的所述时钟信号，从所述处理器接收所述内部命令和所述内部地址，并产生命令/地址；数据输出接口，所述数据输出接口被配置为接收所述内部数据，并产生2k条数据；以及存储模块，所述存储模块包括：模块板，所述模块板包括：堆叠的多个层，所述多个层包括第一层至第n层；第一模块端子至第k模块端子，所述第一模块端子至所述第k模块端子以第一预定间隔布置在所述第一层的上表面和所述第n层的下表面中的至少一个表面的组件区域中；第k+1模块端子至第2k模块端子，所述第k+1模块端子至所述第2k模块端子以第二预定间隔布置在所述组件区域中；第一端接电阻端子，所述第一端接电阻端子设置为与所述第k模块端子相邻；第一端接电阻器，所述第一端接电阻器连接到所述第一端接电阻端子；第二端接电阻端子，所述第二端接电阻端子设置为与所述第2k模块端子相邻；第二端接电阻器，所述第二端接电阻器连接到所述第二端接电阻端子；多个端子，所述多个端子布置在所述至少一个表面的端子区域中；第一分支线，所述第一分支线用于将所述多个端子中的至少一个端子连接到所述第一分支点；第一信号线，所述第一信号线用于将所述第一分支点连接到所述第一模块端子；第二信号线，所述第二信号线用于依次将所述第一模块端子至所述第k模块端子与所述第一端接电阻端子连接；第三信号线，所述第三信号线用于将所述第一分支点连接到所述第k+1模块端子；第四信号线，所述第四信号线用于依次将所述第k+1模块端子至所述第2k模块端子与所述第二端接电阻端子连接；第一半导体存储器件至第k半导体存储器件，所述第一半导体存储器件至所述第k半导体存储器件分别包括分别安装在所述第一模块端子至所述第k模块端子处的第一存储器端子至第k存储器端子；以及第k+1半导体存储器件至第2k半导体存储器件，所述第k+1半导体存储器件至所述第2k半导体存储器件分别包括分别安装在所述第k+1模块端子至所述第2k模块端子处的第k+1存储器端子至所述第2k存储器端子，其中，所述第三信号线的长度大于所述第一信号线的长度与所述第二信号线的长度之和。25.根据权利要求24所述的存储系统，其中，所述第二信号线的长度等于所述第四信号线的长度，并且所述第二信号线的长度大于所述第一信号线的长度。

技术总结

提供了一种模块板、存储模块和存储系统。该模块板包括：用于将设置在至少一个表面上的时钟信号端子连接到第一分支点的第一分支线；用于将第一分支点连接到第一模块时钟信号端子的第一信号线；用于将第一模块时钟信号端子至第k模块时钟信号端子与第一端接电阻端子连接的第二信号线；用于将第一分支点连接到第k+1模块时钟信号端子的第三信号线；以及用于将第k+1模块时钟信号端子至第2k模块时钟信号端子与第二端接电阻端子的第四信号线，其中第三信号线的长度大于第一信号线的长度与第二信号线的长度之和。号线的长度之和。号线的长度之和。

技术研发人员：

李源燮 朴焕旭 白政训 金度亨 文昇熙 徐东允 安珍吾

受保护的技术使用者：

三星电子株式会社

技术研发日：

2021.08.03

技术公布日：

2022/5/17