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发射线监视电路系统及相关方法、装置和系统与流程

发射线监视电路系统及相关方法、装置和系统
1.优先权主张
2.本技术要求2020年11月16日提交的第17/098,865号美国专利申请“发射线监视电路系统及相关方法、装置和系统(transmit line monitoring circuitry,and related methods,devices,and systems)”的申请日的权益。
技术领域
3.本公开的实施例涉及监视电路系统。更确切地说，各种实施例涉及包含发射线监视电路系统的装置，且涉及相关方法和系统。

背景技术：

4.存储器装置通常被提供为计算机或其它电子系统中的内部半导体集成电路。存在许多不同类型的存储器，包含例如随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)、电阻性随机存取存储器(rram)、磁性随机存取存储器(mram)、铁电随机存取存储器(feram)、双数据速率存储器(ddr)、低功率双数据速率存储器(lpddr)、相变存储器(pcm)和快闪存储器。
5.存储器装置包含被配置成保持充电或表示数据位的其它物理状态的许多存储器单元。通常，这些存储器单元布置成存储器阵列。可通过经由相关联字线驱动器选择性地激活存储器单元来将数据写入到存储器单元或从存储器单元检索数据。

技术实现要素：

6.本公开的各种实施例可包含一种装置。所述装置可包含若干熔丝，以及被配置成从所述若干熔丝发射数据的若干发射线。所述装置还可包含若干监视电路，其中所述若干监视电路的每一监视电路耦合到所述若干发射线中的发射线。此外，每一监视电路可包含被配置成经由发射线从所述若干熔丝接收数据的逻辑。所述逻辑还可以被配置成生成响应于所述数据且指示发射线的合格/不合格状态的结果。
7.本公开的一或多个其它实施例包含一种操作存储器装置的方法。所述方法可包含经由若干发射线的每一发射线将数据从若干熔丝发射到若干监视电路的每一监视电路。所述方法还可包含经由每一监视电路对所述数据执行若干逻辑运算以生成若干结果。此外，所述方法可包含至少部分基于所述若干结果生成合格指示符或不合格指示符。
8.本公开的额外实施例包含一种电子系统。电子系统可包含至少一个输入装置、至少一个输出装置，以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。电子系统还可包含至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括耦合到所述存储器装置的若干熔丝的若干发射线。所述存储器装置还可包含耦合到所述若干发射线的每一发射线的逻辑。所述逻辑可被配置成经由发射线从若干熔丝接收数据。所述逻辑还可以被配置成针对每一发射线生成响应于所述数据且指示发射线的合格/不合格状态的结果。此外，所述逻辑可被配置成至少部分基于针对所述若干发射线的每一发射线生
成的结果生成合格或不合格旗标。
附图说明
9.图1是根据本公开的各种实施例的实例存储器装置的框图。
10.图2描绘根据本公开的各种实施例的包含熔丝阵列、若干发射线和若干监视电路的实例存储器装置的一部分。
11.图3示出根据本公开的各种实施例的包含监视电路的另一实例存储器装置。
12.图4描绘根据本公开的各种实施例的实例监视电路的一部分。
13.图5示出根据本公开的各种实施例的实例锁存电路系统。
14.图6描绘根据本公开的各种实施例的监视电路的实例逻辑。
15.图7是根据本公开的各种实施例的实例测试模式发射线监视器的框图。
16.图8描绘根据本公开的各种实施例的用于监视测试模式控制线的实例电路系统。
17.图9是描绘图8中展示的各种循环和相位信号的时序图。
18.图10a-10c描绘根据本公开的各种实施例的用于对熔丝数据执行一或多个逻辑运算的各种实例逻辑电路。
19.图11是根据本公开的各种实施例的操作存储器装置的实例方法的流程图。
20.图12是根据本公开的各种实施例的存储器装置的简化框图。
21.图13是根据本公开的各种实施例的电子系统的简化框图。
具体实施方式
22.如将了解，可能在制造半导体装置之后出现半导体装置的质量问题。举例来说，用于发射对半导体装置的适当功能性重要的信息的发射线(例如，从熔丝阵列延伸到至少一个锁存器)可能随时间降级和/或变得无功能性。
23.本文所描述的各种实施例涉及监视从装置(例如，半导体存储器装置)的熔丝阵列发射的熔丝和/或测试模式信息。在一些实施例中，每一发射线(在本文中也被称为“发射通路”)可包含用于对相关联发射线执行测试(例如，通过对经由发射线从熔丝阵列发射的数据执行一或多个运算)的监视电路。根据各种实施例，每一监视电路可被配置成生成指示相关联发射线的状态(例如，相关联发射线是否通过了测试)的结果。此外，在一些实施例中，所述装置可至少部分基于经由监视电路中的一或多个生成的结果生成合格指示符或不合格指示符。
24.根据一些实施例，装置(例如，半导体存储器装置)的一或多个监视电路可响应于装置的通电而执行测试。更确切地说，举例来说，响应于通电，数据(例如，熔丝和/或测试模式信息)可发射(“广播”)到熔丝阵列(例如，以对熔丝阵列进行编程)。随后，数据可从熔丝阵列发射到若干监视电路(即，经由若干发射线)以根据本文中所公开的各种实施例进行测试。
25.尽管本文中参考存储器装置描述各种实施例，但本公开不限于此，且所述实施例可通常适用于可或可不包含半导体装置和/或存储器装置的微电子装置。现将参考附图阐述本公开的实施例。
26.图1是示出根据本公开的至少一个实施例的实例存储器装置100的功能框图。存储
器装置100可包含(例如)dram(动态随机存取存储器)、sram(静态随机存取存储器)、sdram(同步动态随机存取存储器)、ddr sdram(双数据速率sdram，例如ddr4 sdram等)，或sgram(同步图形随机存取存储器)。可集成在半导体芯片上的存储器装置100可包含存储器阵列102。
27.在图1的实施例中，存储器阵列102展示为包含八个存储器组bank0-7。更多或更少组可包含在其它实施例的存储器阵列102中。每一存储器组包含若干存取线(字线wl)、若干数据线(位线bl和/bl)，以及布置在所述若干字线wl与所述若干位线bl和/bl的相交点处的若干存储器单元mc。字线wl的选择可由行解码器104执行，且位线bl和/bl的选择可由列解码器106执行。在图1的实施例中，行解码器104可包含用于每一存储器组bank0-7的相应行解码器，且列解码器106可包含用于每一存储器组bank0-7的相应列解码器。
28.位线bl和/bl耦合到相应感测放大器samp。来自位线bl或/bl的读取数据可被感测放大器samp放大，且经由互补本地数据线(liot/b)、传送门(tg)和互补主数据线(miot/b)传递到读取/写入放大器160。相反，从读取/写入放大器160输出的写入数据可经由互补主数据线miot/b、传送门tg和互补本地数据线liot/b传递到感测放大器samp，且写入在耦合到位线bl或/bl的存储器单元mc中。
29.存储器装置100可通常被配置成经由各个端子接收各个输入(例如，来自外部控制器)，所述端子例如地址端子110、命令端子112、时钟端子114、数据端子116和数据掩码端子118。存储器装置100可包含额外端子，例如电力供应端子120和电力供应端子122。
30.在预期的操作期间，经由命令端子112接收到的一或多个命令信号com可经由命令输入电路152输送到命令解码器150。命令解码器150可包含被配置成经由对所述一或多个命令信号com进行解码而生成各种内部命令的电路。内部命令的实例包含活动命令act和读取/写入信号r/w。
31.另外，经由地址端子110接收到的一或多个地址信号add可经由地址输入电路132输送到地址解码器130。地址解码器130可被配置成将行地址xadd供应到行解码器104且将列地址yadd供应到列解码器106。尽管将命令输入电路152和地址输入电路132示出为单独的电路，但在一些实施例中，可经由共同电路接收地址信号和命令信号。
32.活动命令act可包含响应于指示行存取的命令信号com(例如，活动命令)而激活的脉冲信号。响应于活动信号act，可激活指定组地址的行解码器104。因此，可选择和激活由行地址xadd指定的字线wl。
33.读取/写入信号r/w可包含响应于指示列存取的命令信号com(例如，读取命令或写入命令)而激活的脉冲信号。响应于读取/写入信号r/w，可激活列解码器106，且可选择由列地址yadd指定的位线bl。
34.响应于活动命令act、读取信号、行地址xadd和列地址yadd，可从由行地址xadd和列地址yadd指定的存储器单元mc读取数据。可经由感测放大器samp、传送门tg、读取/写入放大器160、输入/输出电路162和数据端子116输出读取数据。另外，响应于活动命令act、写入信号、行地址xadd和列地址yadd，可经由数据端子116、输入/输出电路162、读取/写入放大器160、传送门tg和感测放大器samp将写入数据供应到存储器阵列102。写入数据可写入到由行地址xadd和列地址yadd指定的存储器单元mc。
35.可经由时钟端子114接收时钟信号ck和/ck。时钟输入电路170可基于时钟信号ck
和/ck生成内部时钟信号iclk。内部时钟信号iclk可输送到存储器装置100的各种组件，例如命令解码器150和内部时钟生成器172。内部时钟生成器172可生成内部时钟信号lclk，其可输送到输入/输出电路162(例如，用于控制输入/输出电路162的操作定时)。另外，数据掩码端子118可接收一或多个数据掩码信号dm。在激活数据掩码信号dm时，可禁止相应数据的覆写。
36.在一些实施例中，存储器装置100还可包含电路系统174，其在一些实施例中可耦合到一或多个地址解码器(例如，地址解码器130)、行解码器104和/或列解码器106。在一些实施例中，电路系统174或其部分可包含在地址解码器130、行解码器104和/或列解码器106中的一或多个中。另外或替代地，地址解码器130、行解码器104和/或列解码器106可被配置成执行相对于电路系统174描述的一或多个操作。另外或替代地，地址输入电路132可包含电路系统174的一或多个元件，和/或可被配置成执行相对于电路系统174描述的一或多个操作。
37.电路系统174可被配置成修复存储器阵列102的有缺陷存储器单元。举例来说，电路系统174可被配置成用存储器阵列102的冗余存储器单元替换存储器阵列102的有缺陷存储器单元。更确切地说，电路系统174可被配置成致使响应于包含有缺陷存储器单元的地址的操作来存取冗余存储器单元(即，而代替有缺陷存储器单元)。在本公开中，术语“修复”可指代致使存取冗余存储器单元(或冗余存储器单元的组)，代替有缺陷存储器单元(或包含一或多个有缺陷存储器单元的存储器单元组)。
38.电路系统174可包含熔丝、反熔丝和/或锁存电路，其被配置成存储微调信息、定时信息和/或更换信息(例如，有缺陷存储器单元的位置、冗余存储器单元的位置，和/或冗余存储器单元和有缺陷存储器单元之间的关联)。在一些实施例中，存储器装置100可包含存储器装置100的一个位置中的熔丝，且可包含位于存储器装置100的其它位置中的一或多个锁存电路。锁存电路可包含被配置成锁存熔丝的状态的锁存器。在本公开中，术语“锁存器”可用于指代锁存电路。
39.电路系统174可被配置成确定与命令(例如，act和/或r/w)相关联的操作地址(例如，行地址xadd和/或列地址yadd)是否寻址已对于其识别修复(例如，冗余存储器单元)的有缺陷存储器单元。电路系统174可被配置成致使存储器装置100(例如，经由行解码器104和/或列解码器106)存取冗余存储器单元而非有缺陷存储器单元。
40.此外，根据各种实施例，电路系统174可包含若干监视电路(在本文中也被称为“测试电路”)，其中每一监视电路被配置成对相关联发射线执行测试，如下文更充分地描述。如下文所描述，在至少一些实施例中，每一监视电路可包含若干锁存器(例如，熔丝锁存器、测试模式锁存器、令牌锁存器，但不限于这些)和逻辑(例如，用于对数据执行一或多个逻辑运算)。
41.图2示出根据本公开的各种实施例的存储器装置200。可包含(例如)dram的存储器装置200包含熔丝阵列202、若干接收器锁存器204，和若干监视块206。在一些实施例中，每一监视块(在本文中也被称为“监视电路”)206可包含接收器锁存器。
42.熔丝阵列202可被配置成存储存储器装置200的操作信息。在某些情况下，操作信息可包含用于调整存储器装置200的操作参数的信息。举例来说，熔丝阵列202可包含修复信息(例如，用于指示特定行、列或板线有缺陷或与有缺陷存储器相关联)、定时信息，和/或
微调信息，如所属领域的技术人员将了解。
43.此外，存储器装置200包含发射线208和210。个别地或共同地可以是一或多个总线的发射线208和210可被配置成单向或双向地将操作信息传送到熔丝阵列202以及从熔丝阵列202传送操作信息。在某些情况下，在整个存储器装置200中分布存储在熔丝阵列202中的数据的过程可被称为“广播”。
44.根据各种实施例，耦合到存储器装置200的顶部和底部附近的监视块206的发射线208(即，如图2中所描绘)可包含熔丝发射线。此外，耦合到存储器装置200的右侧附近的监视块206的发射线210(即，如图2中所描绘)可包含测试模式(tm)发射线。作为非限制性实例，发射线208可包含16位总线，且发射线210可包含30位总线。根据各种实施例，存储器装置200的若干发射线(例如，每一发射线)包含定位于其端部处或附近的监视块206。换句话说，监视电路可定位在相关联发射线的端部附近或端部处。应注意，尽管图2未示出用于每一监视块206的发射线，但根据一些实施例，每一监视块206可具有耦合到其上的发射线。
45.存储器装置200可进一步包含电路系统(例如，发射逻辑212)，其被配置成处理存储在熔丝阵列202中的信息且将其分布到整个存储器装置200中的适当位置。存储器装置200进一步包含电路系统，其可包含(例如)命令/地址/控制电路(例如，col-pre-dec、col-dec、xdec、row fl)。存储器装置200进一步包含其它电路，例如数据感测放大器(dsa)和组逻辑。此外，举例来说，熔丝阵列202、接收器锁存器204、监视块206、发射线208、发射线210和/或图2中展示的其它元件可以是图1的电路系统174的一部分，或可耦合到图1的电路系统174。
46.如下文将更充分描述，响应于事件(例如，通电)，存储器装置200的每一监视块206可被配置成生成针对相关联发射线的结果(即，指示合格状态或不合格状态)。此外，如下文更充分地描述，如果每一监视块206生成“合格”结果，则可设定(例如，经由and门或其它逻辑)存储器装置200的内部旗标以指示合格。否则，如果至少一个监视块206生成“不合格”结果，则可设定(例如，经由and门或其它逻辑)存储器装置200的内部旗标以指示不合格。
47.图3描绘根据本公开的各种实施例的包含监视电路301的实例存储器装置300的一部分。监视电路301包含锁存(例如，熔丝锁存器)电路302，其可包含若干熔丝锁存器(图3中未图示；见例如图4)。锁存电路302耦合到逻辑304。存储器装置300进一步包含若干冗余锁存器306。
48.根据一些实施例，锁存电路302可被配置成经由相关联发射线(例如，图2的发射线208或发射线210)从熔丝阵列(例如，图2的熔丝阵列202)接收数据。锁存电路302可进一步被配置成将数据输送到逻辑304。此外，逻辑304可被配置成从锁存电路302接收数据，对数据执行一或多个逻辑运算，且生成结果308，所述结果可指示相关联发射线的合格状态或不合格状态。
49.图4描绘根据本公开的一或多个实施例的实例监视电路400。监视电路400包含第一锁存器组402和第二锁存器组403。举例来说，图3的锁存电路302可包含锁存器组402和锁存器组403。监视电路进一步包含逻辑404，其可包含逻辑304(见图3)或可以是逻辑304的一部分。
50.根据一些实施例，存储器装置可包含用于将测试数据写入到若干熔丝(例如，用于熔丝数据总线监视器检查)的电路系统。此外，根据一些实施例，存储器装置可被配置成迫
使数据总线成为特定图案(例如，针对仅用于测试模式的线)。
51.如上所述，响应于事件(例如，通电)，可从存储器装置的熔丝阵列(例如，图2的熔丝阵列202)发射(“广播”)预定数据(例如，熔丝和/或测试模式信息)。举例来说，第一数目的位和第二数目的位可经由电路系统174或图1中展示的其它电路系统从熔丝阵列发射。举例来说，第一数目的位可包含以高值开始且在高值和低值之间交替的位序列。此外，第二数目的位可包含以低值开始且在低值和高值之间交替的位序列。更确切地说，举例来说，可包含预定数据序列(例如，101010
…
10)的第一数目的位(例如，16位)和可包含另一预定数据序列(例如，010101
…
01)的第二数目的位(例如，16位)可从熔丝阵列输送(例如，响应于通电)。此外，为了测试存储器装置的若干发射线，可读取来自熔丝阵列的数据，且将其经由相关联发射线发射到若干监视电路。
52.继续此实例，如果发射线正恰当运行，则锁存器组(“第一锁存器组”)402可接收且包含第一数目的位(例如，101010
…
10)，且锁存器组(“第二锁存器组”)403可接收且包含第二数目的位(例如，010101
…
01)。在此实例中，锁存器组402可将位序列“101010
…
10”输送到逻辑404，且锁存器组403可将位序列“0101010
…
01”输送到逻辑404。在此实例中，如下文至少参考图5和6更充分地描述，因为锁存器组402中的位和锁存器组403中的位与从熔丝阵列发射的位匹配，所以逻辑404可被配置成生成指示合格状态的结果408(例如，高位)。
53.图5描绘根据本公开的各种实施例的实例锁存电路系统500。锁存电路系统500包含熔丝锁存器502和504。在一些实例中，锁存电路系统500还可包含被配置成生成令牌信号511的负载令牌(例如，指针)506。锁存电路系统500还包含用于选择(例如，用于加载)熔丝锁存器502或熔丝锁存器504的信号线510(例如，包含m(例如，2位)总线)、用于接收数据(例如，来自熔丝阵列的数据“熔丝数据”)的信号线512(例如，包含n(例如，16)位总线)，和用于接收一或多个复位信号的信号线514。根据一些实施例，信号线510包含两(2)个位，其在不同时间发生脉冲使得可选择锁存器502或锁存器504。锁存电路系统500进一步包含逻辑520和逻辑522，其中逻辑520和逻辑522中的每一个被配置成经由信号线510和514接收信号，且将信号输送到相关联熔丝锁存器(即，用于选择或复位熔丝锁存器)。逻辑520和522提供为实例逻辑配置，且其它配置和/或实施方案可在本公开的范围内。
54.在锁存电路系统500的预期操作期间，可选择(即，经由信号线510和令牌信号511)熔丝锁存器502，且可在熔丝锁存器502处接收熔丝数据(例如，n位(例如，16位))。假定相关联发射线正恰当运行且从熔丝阵列发射了位序列“101010
…
10”，则熔丝锁存器502处接收的熔丝数据可包含位序列“101010
…
10”。继续此预期操作，可选择(即，经由信号线510)熔丝锁存器504，且可在熔丝锁存器504处接收熔丝数据(例如，n位(例如，16位))。假定相关联发射线正恰当运行且从熔丝阵列发射了位序列“010101
…
01”，则熔丝锁存器504处接收的熔丝数据可包含位序列“010101
…
01”。此外，数据(例如，位序列“101010
…
10”)可从熔丝锁存器502发射到额外逻辑(例如，图4的逻辑404和/或图6的逻辑600)，且数据(例如，位序列“010101
…
01”)可从熔丝锁存器504发射到额外逻辑(例如，图4的逻辑404和/或图6的逻辑600)。更确切地说，举例来说，在一个时刻期间(例如，在第一时间周期期间)，熔丝锁存器502可将数据(例如，16位)发射到额外逻辑(例如，图4的逻辑404和/或图6的逻辑600)，且随后，在另一时刻期间(例如，在第二时间周期期间)，熔丝锁存器504可将数据(例如，16位)发
射到额外逻辑(例如，图4的逻辑404和/或图6的逻辑600)。
55.图6描绘根据本公开的各种实施例的用于接收熔丝数据和生成结果的实例逻辑600。在一个实例中，图4的逻辑404可包含逻辑600。逻辑600被配置成接收若干位(例如，来自图5的熔丝锁存器502的n位(例如，16位)，和来自图5的熔丝锁存器504的n位(例如，16位))。更确切地说，举例来说，在一个个例期间，逻辑600可经由信号617(例如，从图5的熔丝锁存器502)接收n位，且在第二个例期间(例如，在第一个例之后)，逻辑600可经由信号617(例如，从图5的熔丝锁存器504)接收另外n位。
56.逻辑600包含nand门602、604、606和608以及nor门610、612、614和616，其被配置成经由信号617从图5的熔丝锁存器502和504接收输入位(例如，n*2位)。更确切地说，nand门602、604、606和608各自被配置成接收若干位(例如，4位)，且nor门610、612、614和616各自被配置成接收若干位(例如，4位)。根据一些实施例，假定相关联发射线正恰当运行且熔丝阵列以位序列“101010
…
10”和“010101
…
01”编程，则nand门602、604、606和608中的每一个可接收高位，且nor门610、612、614和616中的每一个可接收低位。
57.逻辑600进一步包含nor门618、nand门620、626和630、反相器622、624和632，以及缓冲器634。nor门618耦合到nand门602、604、606和608的输出，且nand门620耦合到nor门610、612、614和616的输出。nand门620的输出耦合到反相器622的输入，且反相器622的输出耦合到nand门626的输入。nor门618的输出耦合到nand门626的另一输入。反相器624的输入被配置成接收信号625。信号625可响应于错误而设定为高，否则信号625为低。nand门626的输出耦合到nand门628的输入，且反相器624的输出耦合到nand门628的另一输入。
58.nand门628的输出耦合到nand门630的输入，且nand门630的另一输入被配置成经由信号629接收另一监视电路的输出。nand门630的输出耦合到反相器632的输入，且反相器632的输出耦合到缓冲器634的输入。缓冲器634可生成指示装置的发射线是否通过测试的状态信号636。
59.应注意，因为图6中示出的实施例被配置成使得一个监视电路的逻辑的输出作为输入提供到另一监视电路的逻辑，所以由一监视电路生成的结果可取决于另一监视电路的状态(即，不合格或合格状态)。更确切地说，在包含十(10)个监视电路(即，从1-10循序地测试)的实例中，其中监视电路1-6和8-10通过了测试且监视电路7未通过测试，监视电路1-6可生成指示合格的结果，且监视电路7-10可生成指示不合格的结果。在其它实施例中，可处理每一监视电路的输出以生成合格指示符(即，如果装置的每一发射线通过了测试)或不合格指示符(即，如果装置的至少一个发射线未通过测试)。更确切地说，在至少一个实施例中(例如，如图10c所示)，每一监视电路的输出可输送到and门，所述and门可生成合格指示符或不合格指示符。
60.在逻辑600的预期操作期间，假定相关联发射线正恰当运行(即，正确的数据从熔丝阵列发送到逻辑600)，则nand门602、604、606和608中的每一个可接收高位，且nor门610、612、614和616中的每一个可接收低位。此外，基于经由逻辑600的逻辑门执行的逻辑运算，状态信号636可为高，从而指示合格。另一方面，如果相关联发射线不在恰当运行(例如，不正确的数据从熔丝阵列发送到逻辑600)，则状态信号636可为低，从而指示不合格。
61.如上文参考图2所述，发射线208可包含熔丝发射线，且其它发射线210包含测试模式(tm)发射线。上文参考图3-6描述的实施例可涉及数据发射线(例如，熔丝数据发射线和/
或tm发射线)。此外，下文参考图7-9描述特定地关于tm监视电路的一些实施例。
62.图7是根据本公开的各种实施例的实例tm发射线监视器700的框图。发射线监视器700包含tm发射器702、tm接收器704、tm接收器706、熔丝通路监视电路708和相位/循环监视电路710。如所属领域的一般技术人员将了解，可发射(例如，从tm发射器702)(例如，在共同总线上)数据信号连同相位信号和/或循环信号。此外，根据各种实施例，在tm发射线监视器700处接收数据信号连同相位信号和/或循环信号。
63.根据各种实施例，响应于事件(例如，通电)，数据信号(“tm数据”)可经由发射通路(“通路”)从熔丝阵列发送到熔丝通路监视电路708。举例来说，熔丝通路监视电路708可包括监视电路，例如上文描述的监视电路301。因此，熔丝通路监视电路708可被配置成接收数据(例如，从熔丝阵列)，且对所接收数据执行一或多个逻辑运算以生成指示发射通路的状态(例如，合格或不合格)的结果。此外，相位信号可经由另一发射通路(“循环”)发送到相位/循环监视电路710，且循环信号可经由又一发射通路(“相位”)发送到相位/循环监视电路710。
64.图8描绘根据本公开的各种实施例的用于监视控制线(例如，tm发射线的循环和/或相位)的实例电路系统800。通常，电路系统800被配置成确定控制线的循环和相位是否正正确地双态切换。可以是相位/循环监视电路710的一部分的电路系统800包含滤波器(例如，“高粘(stuck high)”滤波器)802、若干(例如，32个)监视锁存器804，和比较电路806。每一监视锁存器804包含耦合到锁存器810的nand门808。电路系统800被配置成接收循环信号(例如，包含4位)和相位信号(例如，包含8位)。
65.图9是描绘提供到图8的电路系统800的循环和相位信号的各个阶段的时序图900。在电路系统800的操作期间，初始地，锁存器810被设定为低，且假定每一相位针对每一循环双态切换为高，每一监视锁存器804可生成可指示合格的第一信号(例如，高信号)。换句话说，监视锁存器804被配置成响应于循环和相位组合生成信号(例如，高信号)。否则，如果每一相位不针对每一循环双态切换为高，则至少一个监视锁存器可生成可指示不合格的第二信号(例如，低信号)。此外，如果每一监视锁存器804生成了第一信号(例如，高信号)，则可包含一或多个逻辑门(例如，and门)的比较电路806可生成合格指示符(例如，高信号)。此外，如果至少一个监视锁存器804生成了第二信号(例如，低信号)，则比较电路806可生成不合格指示符。
66.如上文至少参考图3-5所述，监视电路可包含用于执行各种操作来监视装置的发射线的各种锁存器和逻辑。图10a-10c描绘根据本公开的各种实施例的用于对熔丝数据(例如，从熔丝阵列接收)执行一或多个逻辑运算的各种实例逻辑电路。
67.更确切地说，图10a描绘包含锁存器1002和1004、比较器1006和1008，以及and门1009的实例逻辑电路1000。在此实例中，比较器1006可将预期数据(例如，硬译码数据，例如“010101
…
01”)与从锁存器1002接收的数据进行比较。此外，比较器1008可将预期数据(例如，硬译码数据，例如“101010
…
10”)与从锁存器1004接收的数据进行比较。假定锁存器1002中的数据与相关联预期数据匹配且锁存器1004中的数据与相关联预期数据匹配，则比较器1006和1008中的每一个可生成指示合格的信号(例如，高信号)。此外，假定比较器1006和10008中的每一个生成指示合格的信号，则and门1009可生成指示合格的旗标。在锁存器1002中的数据不与相关联预期数据匹配和/或锁存器1004中的数据不与相关联预期数据匹
配的事件中，比较器1006和/或比较器1008可生成指示不合格的信号(例如，低信号)。此外，如果比较器1006和/或比较器1008生成指示不合格的信号，则and门1009可生成指示不合格的旗标。
68.图10b描绘包含锁存器1012、锁存器1014和比较器1016的另一实例逻辑电路1010。在此实例中，可包含图6的逻辑600的比较器1016可被配置成对从锁存器1012和1014接收的数据执行若干逻辑运算。假定从锁存器1012和1014接收的数据与发射到熔丝阵列的数据(例如，“101010
…
10”和“010101
…
01”)匹配，则比较器1016可生成指示合格的旗标。如果锁存器1012或1014中的任一个中的数据不与发射到熔丝阵列的数据(例如，“101010
…
10”和“010101
…
01”)匹配，则比较器1016可生成指示不合格的旗标。
69.图10c描绘包含xor门1022、and电路1024和结果锁存器1026的另一实例逻辑电路1020。在此实例中，假定发射到熔丝阵列的数据包含第一数据集(例如，“101010
…
10”)和第二数据集(例如，“010101
…
01”)，且从熔丝阵列发射到电路1020的数据与发射到熔丝阵列的数据匹配，则xor门可生成具有第一状态(例如，高状态)的若干位，and电路1024可生成具有第一状态的信号，且可经由结果锁存器1026锁存and电路1024的输出以生成指示合格的旗标。如果从熔丝阵列发射到电路1020的数据不与发射到熔丝阵列的数据匹配，则xor门可生成具有第二状态(例如，低状态)的至少一个位，and电路1024可生成具有第二状态的信号，且可经由结果锁存器1026锁存and电路1024的输出以生成指示不合格的旗标。
70.举例来说，图10a的电路1000可相比于图10c的电路1020提供增强的监视能力；然而，图10c的电路1020相比于图10a的电路1000需要较少空间。此外，图10b的电路1010可小于电路1000且大于电路1020，同时相比于电路1020提供较强监视能力且相比于电路1000提供较弱监视能力。
71.图11是根据本公开的各种实施例的操作存储器装置的实例方法1100的流程图。方法1100可根据本公开中描述的至少一个实施例布置。在一些实施例中，方法1100可由装置或系统执行，例如图1的存储器装置100、图2的存储器装置200、图3的存储器装置300、图4的监视电路400、图5的锁存电路系统500、图6的逻辑600、图7的测试模式发射线监视器700、图8的电路系统800、图10a-10c的逻辑电路1000、1010和/或1020、图12的存储器装置1200，和/或图13的电子系统1300，或另一装置或系统。尽管示出为离散框，但可取决于所要实施方案将各个框划分成额外框，组合成较少框，或排除所述框。
72.方法1100可在框1102处开始，其中经由若干发射线的每一发射线将来自若干熔丝的数据发射到若干监视电路的每一监视电路，且方法1100可继续到框1104。举例来说，图2的每一发射线208/210可将数据从熔丝阵列202发射到每一监视块206(见图2)。
73.在框1104处，可经由每一监视电路对数据执行若干逻辑运算以生成若干结果，且方法1100可继续到框1106。举例来说，可经由图3的逻辑304、图4的逻辑404、图6的逻辑600、图10a的比较器1006和/或比较器1008、图10b的比较器1016，和/或图10c的逻辑电路1020执行所述若干逻辑运算。
74.在框1106处，可至少部分基于所述若干结果生成合格指示符或不合格指示符。举例来说，可经由图4的逻辑404、图6的逻辑600、图7的熔丝通路监视电路708，和/或图10a-10c的逻辑电路1000、1010和1020中的一或多个生成合格指示符或不合格指示符。
75.可在不脱离本公开的范围的情况下对方法1100作出修改、添加或省略。举例来说，
可以不同次序实施方法1100的操作。此外，仅提供概述的操作和动作以作为实例，且所述操作和动作中的一些可以是任选的、组合成更少操作和动作，或扩展成额外操作和动作，而不背离所公开实施例的本质。举例来说，一种方法可包含一或多个动作，其中以测试数据对若干熔丝进行编程。此外，举例来说，一种方法可包含一或多个动作，其中可对用于tm发射线的相位和循环信号执行一或多个逻辑运算以生成结果，且在一些实施例中，可基于所述结果生成指示符。
76.还公开一种存储器系统。根据各种实施例，存储器系统可包含包括一或多个存储器单元阵列的存储器装置(例如，图1的存储器装置100)。图12是根据本文中所描述的一或多个实施例实施的存储器系统1200的简化框图。可包含(例如)半导体装置的存储器系统1200包含存储器阵列1202和电路系统1204，其可仅包含图1-8和10a-10c中的一或多个中示出的一或多个电路和/或元件，如本文所描述。可包含若干存储器组的存储器阵列1202可包含若干存储器单元。可以操作方式耦合到存储器阵列1202的电路系统1204可以被配置成用于实行本文所公开的一或多个实施例。存储器系统1200还可包含耦合到存储器阵列1202和/或电路系统1204的控制器(图12中未图示)。
77.还公开一种系统。根据各种实施例，系统可包含存储器装置，所述存储器装置包含若干存储器组，每一存储器组具有存储器单元阵列。每一存储器单元可包含存取晶体管和与所述存取晶体管可操作地耦合的存储元件。
78.图13是根据本文中所描述的一或多个实施例实施的电子系统1300的简化框图。电子系统1300包含至少一个输入装置1302，所述输入装置可包含(例如)键盘、鼠标或触摸屏。电子系统1300进一步包含至少一个输出装置1304，例如监视器、触摸屏或扬声器。输入装置1302和输出装置1304不一定可彼此分隔。电子系统1300进一步包含存储装置1306。输入装置1302、输出装置1304和存储装置1306可耦合到处理器1308。电子系统1300进一步包含耦合到处理器1308的存储器装置1310。可包含图12的存储器装置1200的存储器装置1310可包含存储器单元阵列。电子系统1300可包含(例如)计算、处理、工业或消费型产品。举例来说，非限制性地，电子系统1300可包含个人计算机或计算机硬件组件、服务器或其它联网硬件组件、数据库引擎、入侵防御系统、手持式装置、平板计算机、电子笔记本、相机、电话、音乐播放器、无线装置、显示器、芯片组、游戏、车辆或其它已知系统。
79.本文所公开的各种实施例可用于监视(例如，经由执行一或多个测试操作)用于发射对于装置(例如，半导体存储器装置)的适当功能性可能重要的信息的(例如，半导体存储器装置的)一或多个发射线。应了解，监视发射线的功能性(例如，检测故障和/或误差)可在各种应用(例如，汽车、航空、制造、医疗，而不限于这些)中是有利的。作为一个非限制性实例，在汽车应用(例如，自主车辆应用)中，包含存储器装置的所有发射线在内的存储器装置恰当运行可能至关重要(例如，出于安全和其它原因)。在这些应用中，利用本公开的一或多个实施例，可检测到发射线功能失常，且可能进行补救(例如，经由更换和/或利用备份存储器装置)(例如，在使用车辆之前)。
80.本公开的各种实施例可包含一种装置。所述装置可包含若干熔丝，以及被配置成从所述若干熔丝发射数据的若干发射线。所述装置还可包含若干监视电路，其中所述若干监视电路的每一监视电路耦合到所述若干发射线中的发射线。此外，每一监视电路可包含被配置成经由发射线从所述若干熔丝接收数据的逻辑。所述逻辑还可以被配置成生成响应
于所述数据且指示发射线的合格/不合格状态的结果。
81.本公开的一或多个其它实施例包含一种操作存储器装置的方法。所述方法可包含经由若干发射线的每一发射线将数据从若干熔丝发射到若干监视电路的每一监视电路。所述方法还可包含经由每一监视电路对所述数据执行若干逻辑运算以生成若干结果。此外，所述方法可包含至少部分基于所述若干结果生成合格指示符或不合格指示符。
82.本公开的额外实施例包含一种电子系统。电子系统可包含至少一个输入装置、至少一个输出装置，以及可操作地耦合到输入装置和输出装置的至少一个处理器装置。电子系统还可包含至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括耦合到所述存储器装置的若干熔丝的若干发射线。所述存储器装置还可包含耦合到所述若干发射线的每一发射线的逻辑。所述逻辑可被配置成经由发射线从若干熔丝接收数据。所述逻辑还可以被配置成针对每一发射线生成响应于所述数据且指示发射线的合格/不合格状态的结果。此外，所述逻辑可被配置成至少部分基于针对所述若干发射线的每一发射线生成的结果生成合格或不合格旗标。
83.根据惯例，图中所示出的各种特征可能并非按比例绘制。本公开中呈现的图示并不意图为任何特定设备(例如，装置、系统等)或方法的实际视图，而是仅为用于描述本公开的各种实施例的理想化表示。因此，为了清楚起见可任意扩大或缩小各种特征的尺寸。此外，为了清楚起见，可简化一些图。因此，图式可能未描绘给定设备(例如，装置)的所有组件或特定方法的所有操作。
84.如本文中所使用，术语“装置”或“存储器装置”可包含具有存储器的装置，但不限于仅具有存储器的装置。举例来说，装置或存储器装置可包含存储器、处理器和/或其它组件或功能。举例来说，装置或存储器装置可包含芯片上系统(soc)。
85.本文中且尤其在所附权利要求书(例如，所附权利要求书的主体)中所使用的术语通常意图为“开放”术语(例如，术语“包含(including)”应解释为“包含(但不限于)”，术语“具有”应解释为“至少具有”，术语“包含(includes)”应解释为“包含(但不限于)”等)。
86.另外，如果意图特定数目的所引入权利要求叙述，则将在所述权利要求中明确叙述这种意图，且在不存在这种叙述的情况下，不存在这种意图。举例来说，为辅助理解，所附权利要求书可含有使用介绍性短语“至少一个”和“一或多个”来引入权利要求叙述。然而，此些短语的使用不应解释为暗示通过不定冠词“一”引入权利要求叙述将含有如此引入的权利要求叙述的任何特定权利要求限于仅含有一个这类叙述的实施例，即使当同一个权利要求包含介绍性短语“一或多个”或“至少一个”和例如“一”等不定冠词时也如此(例如，“一”通常应解释为表示“至少一个”或“一或多个”)；这同样适用于使用定冠词来引入权利要求叙述的情况。如本文中所使用，“和/或”包含相关联的所列项目中的一或多个的任何和所有组合。
87.另外，即使明确叙述引入的特定数目的权利要求叙述，应了解，此类叙述应解释为表示至少所叙述的数目(例如，不具有其它修饰语的“两个叙述”的裸述表示至少两个叙述或者两个或更多个叙述)。此外，在使用类似于“a、b和c等中的至少一个”或“a、b和c等中的一或多个”的惯例的那些例项中，一般来说，此结构意图仅包含a、仅包含b、仅包含c、包含a和b、包含a和c、包含b和c，或包含a、b和c，等等。举例来说，术语“和/或”的使用意图以此方式加以解释。
88.另外，应理解，无论在描述内容、权利要求书还是图式中，呈现两个或更多个替代术语的任何转折性词语或短语预期包含所述术语中的一个、所述术语中的任一个或这两个术语的可能性。举例来说，短语“a或b”将理解为包含“a”或“b”或“a和b”的可能性。
89.此外，术语“第一”、“第二”、“第三”等的使用在本文中不一定用于意味着元件的特定次序或数目。一般来说，术语“第一”、“第二”、“第三”等等用于作为通用标识符区分不同元件。在不存在术语“第一”、“第二”、“第三”等等暗示特定次序的表现的情况下，这些术语不应理解为暗示特定次序。此外，在不存在术语“第一”、“第二”、“第三”等等暗示元件的特定数目的表现的情况下，这些术语不应理解为暗示元件的特定数目。
90.上文所描述的和附图中所示出的本公开的实施例并不限制本公开的范围，本公开的范围涵盖于所附权利要求书和其合法等效物的范围内。任何等效实施例都在本公开的范围内。实际上，对于所属领域的技术人员来说，除本文中所展示和描述的以外的例如所描述元件的替代适用组合等本公开的各种修改将根据描述变得显而易见。此些修改和实施例也落入所附权利要求书和等效物的范围内。

技术特征：

1.一种装置，其包括：若干熔丝；若干发射线，其被配置成从所述若干熔丝发射数据；以及若干监视电路，其中所述若干监视电路的每一监视电路耦合到所述若干发射线中的发射线，其中每一监视电路包括被配置成进行以下操作的逻辑：经由所述发射线从所述若干熔丝接收所述数据；以及生成响应于所述数据且指示所述发射线的合格/不合格状态的结果。2.根据权利要求1所述的装置，其进一步包括额外逻辑，所述额外逻辑被配置成至少部分基于经由所述若干监视电路生成的所述结果生成合格指示符或不合格指示符。3.根据权利要求1所述的装置，其中每一监视电路进一步包括被配置成锁存第一位组的第一锁存器和被配置成锁存第二位组的第二锁存器。4.根据权利要求1所述的装置，其中所述若干监视电路的每一监视电路定位于相关联发射线的端部处或附近。5.根据权利要求1所述的装置，其中所述若干发射线包括若干熔丝发射线和若干测试模式发射线。6.根据权利要求1所述的装置，其中每一监视电路包括被配置成监视用于所述发射线的相位和循环信号的相位/循环监视电路。7.根据权利要求1所述的装置，其进一步包括用于将测试数据写入到所述若干熔丝的电路系统。8.根据权利要求7所述的装置，其中写入到所述若干熔丝的所述测试数据包括：第一位组，其具有以高值开始且在高值和低值之间交替的位序列；以及第二位组，其具有以低值开始且在低值和高值之间交替的位序列。9.根据权利要求1所述的装置，其进一步包括若干熔丝锁存器，所述若干熔丝锁存器的每一熔丝锁存器被配置成从所述若干熔丝的一或多个熔丝接收所述数据的一部分且将所述数据的所述部分发射到所述逻辑。10.一种操作存储器装置的方法，其包括：经由若干发射线的每一发射线将数据从若干熔丝发射到若干监视电路的每一监视电路；经由每一监视电路对所述数据执行若干逻辑运算以生成若干结果；以及至少部分基于所述若干结果生成合格指示符或不合格指示符。11.根据权利要求10所述的方法，其进一步包括用测试数据对所述若干熔丝进行编程。12.根据权利要求11所述的方法，其中用测试数据对所述若干熔丝进行编程包括：用以高值开始且在高值和低值之间交替的位序列对第一组所述若干熔丝进行编程；以及用以低值开始且在低值和高值之间交替的位序列对第二组所述若干熔丝进行编程。13.根据权利要求11所述的方法，其中生成合格指示符或不合格指示符包括：响应于所述测试数据与从所述若干熔丝发射到所述若干监视电路的每一监视电路的所述数据匹配而生成所述合格指示符；以及响应于所述测试数据不与从所述若干熔丝发射到所述若干监视电路的至少一个监视
电路的所述数据匹配而生成所述不合格指示符。14.根据权利要求10所述的方法，其中将所述数据从所述若干熔丝发射到所述若干监视电路的每一监视电路包括将所述数据从所述若干熔丝发射到定位于所述若干发射线中的相关联发射线的端部处或附近的监视电路。15.根据权利要求10所述的方法，其进一步包括：经由所述若干监视电路的至少一个监视电路对用于发射线的相位和循环信号执行一或多个逻辑运算以生成第二结果；以及至少部分地基于所述第二结果生成第二合格指示符或第二不合格指示符。16.一种系统，其包括：至少一个输入装置；至少一个输出装置；至少一个处理器装置，其可操作地耦合到所述输入装置和所述输出装置；以及至少一个存储器装置，其可操作地耦合到所述至少一个处理器装置且包括：若干发射线，其耦合到所述存储器装置的若干熔丝；以及逻辑，其耦合到所述若干发射线的每一发射线，其中所述逻辑被配置成：经由发射线从若干熔丝接收数据；针对每一发射线生成响应于所述数据且指示所述发射线的合格/不合格状态的结果；以及至少部分基于针对所述若干发射线的每一发射线生成的结果生成合格或不合格旗标。17.根据权利要求16所述的系统，其进一步包括用于将测试数据写入到所述若干熔丝的电路系统，其中所述测试数据包括：第一数目的位，其以高位开始且在高位和低位之间交替；以及第二数目的位，其以低位开始且在低位和高位之间交替。18.根据权利要求17所述的系统，其中所述数据包括第三数目的位和第四数目的位，其中所述逻辑被配置成响应于所述第一数目的位与所述第三数目的位匹配且所述第二数目的位与所述第四数目的位匹配而生成指示合格状态的所述结果。19.根据权利要求16所述的系统，其中所述逻辑包括若干监视锁存器，其中所述若干监视锁存器的每一监视锁存器被配置成响应于与所述发射线相关联的相位和循环信号的唯一组合生成第一值。20.根据权利要求19所述的系统，其中所述逻辑进一步包括被配置成进行以下操作的比较电路；从所述若干监视锁存器中的每一个接收信号；响应于所述若干监视锁存器的每一监视电路输出所述第一值而生成合格旗标；以及响应于所述若干监视锁存器的至少一个监视锁存器输出第二值而生成不合格旗标。

技术总结

公开发射线监视电路系统及相关方法、装置和系统。一种存储器装置可包含若干熔丝，以及被配置成从所述若干熔丝发射数据的若干发射线。所述存储器装置还可包含若干监视电路。所述若干监视电路的每一监视电路耦合到所述若干发射线中的发射线。每一监视电路包括被配置成经由所述发射线从所述若干熔丝接收所述数据的逻辑。所述逻辑进一步被配置成生成响应于所述数据且指示所述发射线的合格/不合格状态的结果。的结果。的结果。