学生姓名：杨传福 指导老师：王新
摘要 本课程设计主要利用门电路完成一个16位的全加器电路的设计与实现。本设计采用逐步求解的方法，即先设计一位全加器，再利用一位全加器设计出四位全加器，最后在四位全加器的基础上设计出16位全加器，并使用VHDL语言编写程序，在市区工况油耗
MAX-PLUSⅡ8导
仿真平台上进行仿真。仿真结果表明，本课程设计中设计出的16位全加器能正确完成16位二进制数的加法运算。 Abstract：This curriculum design primarily use the gate circuit to complete a 16-bit full-adder circuit.The design solve this problem with step-by-step approach, namely start designing one full-adder, and then use one full-adder design a four full-adder , the last design the 16-bit full-adder based on the four full-adder, and use VHDL language programming, at MAX-PLUS Ⅱ simulation on simulation platform. The simulation results sh
ow that the design of the curriculum design of the 16-bit full-adder to add a 16-bit binary number addition operations.
Keywords：Full-adder; Gate circuit; First binary
1引 言
1.1课程设计的背景
随着计算机科学技术的发展，人们获得信息的途径更加多样，获取信息的速度更加快捷。硬件的发展允许程序员编出很多精彩的使用软件，也使得计算机更加普及。中央处理器CPU的好坏是影响和制约计算机速度和性能的关键因素。而加法器是组成CPU的的重要部件，一般运算速度的快慢就取决与每秒执行加法的次数，加法器是算术逻辑单元中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。并行进位的并行加法器又可以分为组内并行、组间串行的进位链和组内并行、组间并行的进位链。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。它们的目的就是要进位信号的产生尽可能的快,因此产生了二重进位链或更高重进位链,显然进位速度的提高是以硬件设计的复杂化为代价来实现的。
1.2课程设计目的
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巩固和运用所学课程，理论联系实际，提高分析、解决计算机技术实际问题的独立工作能力。通过课程设计更清楚地理解下列基本概念：
1.计算机的硬件基本组成；
水车式增氧机2.计算机中半加器的设计；
3.计算机中全加器的执行过程；
4.全加器的工作原理；
5. 74系列芯片的组成和工作过程.
在此基础上学会和锻炼以下能力：
1. 掌握全加器的组成、工作原理。
2. 掌握产生求和结果的逻辑表达式。
3. 干果礼品盒掌握快速进位链产生进位的逻辑表达式。
4. 学会使用MAX-PLUSⅡ 软件设计电路原理图及功能模拟。
5．熟悉常用的门电路，掌握快速进位链技术。
1.3课程设计的内容
了解计算机的硬件系统，了解一位全加器的组成原理，深入讨论计算机的组成原理，在熟悉常用的门电路的组成和工作过程的基础上，要求设计出一个16位的全加器。其中要求设
计并写出产生求和结果的逻辑表达式，需要写出利用快速进位链产生进位的逻辑表达式，同时还要实现时需要用一个时钟信号控制运算的执行，如第一拍给出输入数据，第二拍给出运算控制信号，第三拍送输出数据，然后又回到第一拍，循环往复，直到运算全部结束。
根据要求设计出针对具体指令所对应的流程图；根据流程及门电路设计出相应的全加器。KU波可调电衰减器编写出VHDL程序，在仿真软件上运行并检验所设计的微程序的正确性。
1.4课程设计的可行性分析
全加器的性质为计算机硬件，而半加器的设计与操纵是必要的，另外是对文档的操作。我在上学期期间学习了计算机组成原理和以前学习的数字电路有关基础知识，具备有限的分析与设计能力，了解一些全加器和文档的设计与操纵；授课老师陈书开多年从事计算机组成原理的教学与研究工作，加上指导老师王新的悉心指导，因而该设计的实现在技术上是可行的。该系统的工作量相对于我这种开发水平的学生来说很大，必须保证按进度完成任务。实际工作量预计两星期（每天4-8小时）。如包含门电路的操作及技术文档的整理、制作，工作量将更大。
2 全加器的组成和原理分析
全加器是常用的组合逻辑模块中的一种，对全加器的分析和对组合逻辑电路的分析一样。组合逻辑电路的分析，就是出给定电路输入和输出之间的逻辑关系，从而了解给定逻辑电路的逻辑功能。组合逻辑电路的分析方法通常采用代数法，一般按下列步骤进行：
（1）根据所需要的功能，列出真值表。
（2）根据真值表，写出相应的逻辑函数表达式。
（3）根据真值表或逻辑函数表达式，画出相应的组合逻辑电路的逻辑图 [1]。
（4）用VHDL编写程序在MAX-PLUSⅡ上进行模拟，并分析结果的正确性。
2.1 全加器简介
全加器是组合逻辑电路中最常见也最实用的一种，考虑低位进位的加法运算就是全加运算，实现全加运算的电路称为全加器。它主要实现加法的运算，其中分为并行全加器和串行全加器，所谓并行就是指向高位进位时是并行执行的，而串行就是从低位到高位按顺序
执行，为了提高运算，必须设法减小或消除由于进位信号逐级传递所消耗的时间，为了提高运算速度，制成了超前进位加法器，这是对全加器的一种创新[2]。
2.2 一位全加器
要使计算机能解决某个问题，程序员要编写相应的程序。要使全加器进行加法运算，也需要用各种门电路设计出相应的逻辑电路，根据组合逻辑电路设计的步骤，我们先设计一位全加器的设计。
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