随着视觉时代的来临和微电子技术的发展，摄像机已经从过去的胶片成像系统演变到了以CCD为感光器件的电子系统，系统处理数据的核心就是IP核。论文采用了Top-Down的设计思想，并以Verilog HDL硬件程序描述语言为工具对摄像机IP核进行编程设计。从系统顶层开始，在集成电路设计的每一层次，都划分为几个设计模块，该层次的硬件行为可由这些模块来描述，同时这一层的模块行为可由其下层的模块进行描述。通过软件quartus II 13.0对摄像机IP核各模块进行了编译和综合，分析了各模块的结构和模块的功能以及相互之间的关系。接着用ModelSim 10.1软件对每个模块进行仿真验证，再进行功能分析，验证了摄像机IP核的功能。 宁波溲疏
关键词：摄像机IP核，仿真，Top-Down设计，Verilog HDL
第一章 绪 论
1.1 背景
随着现代电子科学技术、现代半导体制造工艺和集成电路设计的不断进步，摄像机从以前的胶片成像逐渐转变到了现在的电子成像，它是一种集光、机、电子为一体的高科技产品。自从1 9 8 2 年第一台摄像机问世以来，短短十几年间，摄像机在电子技术、集成电路不断发展的基础之上也迅速的发展起来。摄像机从一开始就表现出了强大的优势（尽管相对于胶片也有不少的不足，但瑕不掩瑜）。例如：一、不采用胶片成像，就不必进行传统的清洗胶片，暗室加工；二、采用CCD感光成像，图像数据易于保存；三、拍摄后可直接连到计算机上观看，不必像胶片一样需要很长一段时间的处理才能播放；四、对拍摄的图像可以进行数码后期创作，添加各种特效；五、拍摄的图像可以加载到高频信号上实行远距离传输，让更多的人可以观看。近年来，随着各项技术的发展，交通的便利，摄像机的性能越来越好，价格也越来越低，已经成为人类必备的数码消费产品之一。
摄像机的核心是芯片。现代人的生活已经进入数码化的大潮之中，手机、电脑、电视、相机等之类的数码产品，这些我们现代人的日常生活用品都是由芯片来控制的。将不同芯片的功能全部集成与Soc（系统芯片）中，是目前芯片技术发展的一个重要方向，而Soc设计的关键技术就是IP核。
1.2 FPGA\ASIC设计
芯片设计按定制类型分类主要分全定制（ASIC）和半定制（FPGA）。全定制主要针对大规模、高成本、超高速度的芯片，设计灵活性差但性价比高，而半定制主要针对更新速度快、较低需求、高速度的芯片，设计灵活性高但性价比与同类型ASIC相比高许多。由于摄像机更新换代快，所以本论文选用FPGA作为摄像机IP核的主要验证手段。至于IP核开发环境，由于Altera和Xilinx两大厂商均提供完备的设计环境，两者相差不多。所以就根据本人所学而选用Altera公司的Quartus ii集成开发环境，验证工具采用Quartus ii内嵌的modulesim仿真软件。
1.3 主要内容介绍
本论文主要针对摄像机芯片IP核的各个功能模块进行综合、仿真及对仿真结果进行分析以达到测试模块功能的作用。现分别将各个章节的主要内容进行简要的介绍。
橙子去皮机第一章为绪论，介绍摄像机IP核的背景相关信息。第二章主要是对摄像机IP核的总体功能以及特点的介绍。第三章对摄像机IP核的基本结构用框图的形式表达出来，并附带介绍有关摄像机数据存储格式的转换。第四章主要对摄像机IP核的初始化过程以及运行过程进行较为详细的分条介绍。第五章对摄像机IP核用到的内部各种寄存器的功能作一个简要的说
明。第六章对摄像机IP核的各个输入输出端作一个分类简介。第七章具体展示摄像机IP核内部主要四大模块的综合图、仿真结果及对仿真结果的分析。第八章为本论文所做的总结。
第二章 摄像机芯IP核简介
2.1简介
摄像机IP核是一个小巧且灵活的视频数据转换器。它被搭载在一个典型的带有八位字节视频数据且支持水平和垂直信号的摄像机集成电路上。其核心通过FIFO连接到 Wishbone总线上。这样，核心的两边能够在异步时钟下运行。摄像机IP核可将4：2：2YCbCr的视频数据（有时称为YUV）转换为24位RGB。24位或16位字节的RGB数据都是从24位RGB数据中采样，然后保存到系统内存中的。当系统内存中的帧缓冲区被填满，或者写入帧缓冲区的水平线的数量过多，中断就会产生。
输入和输出数据的格式可以设置在寄存器中，同样的，水平垂直同步信号的极性和视频图像的第一个图像帧数据的目的地址也可以写入寄存器中。摄相机的核心独立于输入图像的
尺寸，因为它控制着水平和垂直同步信号的逻辑，而且它还提供了两个可以获得屏幕尺寸的状态寄存器。
2.2 摄像机IP核的特点
1. 与WISHBONE兼容；
2. WISHBONE接口有字匹配的存储器（32比特宽）；
3. 8位视频数据输入；
4. 尺寸可调的视频图像，从最小的2×2到最大的65535×65535；
5. 32位宽度的FIFO（其深度可由规定设置）；
6. 带空闲位的16位垂直和16水平分辨率的系统状态寄存器——为了确定系统视频内存的大小；
7. 可编程的帧缓冲存储器目标地址；
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8. 可编程的垂直和水平同步信号的极性；
9. 可编程的输入和输出数据格式；
10. 可编程的中断状态位且支持清零操作；
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第三章 摄像机IP核的结构飞轮齿圈
3.1 摄像机IP总结构图
云海os图2.1：摄像机IP核总结构图
3.2 结构介绍
WISHBONE从设备用于存取寄存器。存取操作是以8个位为一组对32个位进行存取。这个操作仅支持字节（wb_sel)存取，而不支持2LSB的地址存取，这样以便用于不同的字节存储序系统中。WISHBONE主设备的作用是把图像帧写进帧缓冲存储器。当中断启用时，中断也将在这个模块中产生。当总线中存在错误时，FIFO端口会被刷新，整个图像帧和一定数目的水平线条会被写入缓冲存储器，或者两种只有其一会被写入存储器。
对于WISHBONE总线来说，只有几个操作适合用于输出的数据，例如24位或16位RGB数据。输入和输出数据的格式也可以被选中。
同步控制和FIFO用于异步时钟域的同步和图像帧数据的缓冲。FIFO可以有32位宽，并且其位深度还可以进行设置（默认位深度为64）。
摄像机可以寄存输入的数据。数据转换从乘与在乘法查表中的数据开始（乘以一个常数），然后在转换协议中进行适当的添加和减少。当FIFO发生溢出时，或者当新的图像帧开始，且先前的数据没有写入存储器或者摄像机的核心禁止使用时，FIFO将被刷新。
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