具有阈值开关选择器的交叉点存储器中的断电恢复的制作方法

具有阈值开关选择器的交叉点存储器中的断电恢复

背景技术：

1.存储器广泛用于各种电子设备，诸如蜂窝电话、数字相机、个人数字助理、医疗电子器件、移动计算设备、非移动计算设备和数据服务器。存储器可包括非易失性存储器或易失性存储器。即使当非易失性存储器未连接至电源(例如，电池)时，非易失性存储器也允许存储和保留信息。
2.非易失性存储器的一个示例是磁阻随机存取存储器(mram)，其使用磁化来表示所存储的数据，这与使用电荷来存储数据的某些其他存储器技术相反。一般来讲，mram包括在半导体衬底上形成的大量磁存储器单元，其中每个存储器单元都代表(至少)一个数据位。通过改变存储器单元内的磁性元件的磁化方向将数据位写入存储器单元，并且通过测量存储器单元的电阻来读取位(低电阻通常表示“0”位且高电阻通常表示“1”位)。如本文所用，磁化方向为磁矩取向的方向。
3.尽管mram是有前途的技术，但是对于先前的mram存储器单元设计的快速写入操作来说，实现高位密度和高耐久性是具有挑战性的。
附图说明
4.类似编号的元件是指不同的图中的共同部件。
5.图1是连接到主机的存储器系统的一个实施方案的框图。
6.图2是前端处理器电路的一个实施方案的框图。在一些实施方案中，前端处理器电路是控制器的一部分。
7.图3是后端处理器电路的一个实施方案的框图。在一些实施方案中，后端处理器电路是控制器的一部分。
8.图4是存储器封装件的一个实施方案的框图。
9.图5是存储器管芯的一个实施方案的框图。
10.图6a和图6b展示了通过晶圆对晶圆接合而耦接到存储器结构的控制电路的示例。
11.图7a以斜视图描绘了形成交叉点架构的存储器阵列的一部分的一个实施方案。
12.图7b和图7c分别呈现了图7a中的交叉点结构的侧视图和顶视图。
13.图7d以斜视图描绘了形成交叉点架构的两级存储器阵列的一部分的一个实施方案。
14.图8展示了mram存储器单元的结构的一个实施方案。
15.图9更详细地展示了将以交叉点阵列实施的mram存储器单元设计的一个实施方案。
16.图10a和图10b展示了通过使用自旋力矩转移(stt)机构对mram存储器单元的写入。
17.图11a和图11b展示了用于将阈值开关选择器结合到具有交叉点架构的mram存储器阵列中的实施方案。
18.图12和图13是在读取操作中分别用于图11a和图11b的层1单元的电流和电压的一
组波形的一个实施方案。
19.图14示出了当阈值开关选择器从断开状态切换到导通状态时mram设备的电压的示例。
20.图15是用于确定阈值开关选择器的阈值电压是否可能已经漂移的一个实施方案的高级流程图。
21.图16至图18提供了图15的流程的更详细的实施方案。
具体实施方式
22.在具有交叉点型架构的存储器阵列中，第一组导电线跨衬底的表面延伸，并且第二组导电线形成于第一组导电线上方，在衬底上方沿垂直于第一组导电线的方向延伸。存储器单元位于这两组导电线的交叉点结处。存储器单元的实施方案可以包括与选择器开关串联连接的可编程电阻元件，诸如mram存储器单元。一种类型的选择器开关是阈值开关选择器，诸如双向阈值开关，相对于其他开关元件，诸如晶体管，其可以在少量面积中实现，并且不需要额外的控制线。如果跨阈值开关选择器施加了高于特定电平(即阈值电压)的电压，则其将切换到导电状态。
23.阈值开关选择器表现出阈值电压漂移的特性，其中如果长时间没有接通，则阈值电压漂移到更高的值。这可能使得难以或甚至不可能访问存储在阵列上的数据，因为阈值电压可能超过存储器设备上可用的最大电压电平。即使可以接通阈值开关选择器，当设备接通时跨存储器施加的所得电压也可能干扰存储在存储器单元中的数据或甚至损坏存储器单元。当存储器设备长时间掉电时，该问题尤其严重。因此，下文呈现了用于推断已掉电的存储器阵列上的阈值开关选择器的阈值电压是否可能已漂移到过高值的技术。该过程可以作为上电过程中的测试的一部分来执行，并且可以包括基于读取的测试或基于时间的测试。
24.图1是连接到主机120的存储器系统100的一个实施方案的框图。存储器系统100可以实现本文提出的用于确定交叉点存储器阵列中使用的阈值开关选择器的阈值电压是否已过度漂移的技术。许多不同类型的存储器系统可与本文提出的技术一起使用。示例的存储器系统包括：固态驱动器(“ssd”)；存储卡，其包括用于dram替换的双内嵌式存储器模块(dimm)；以及嵌入式存储器设备；然而，也可以使用其他类型的存储器系统。
25.图1的存储器系统100包括控制器102、用于存储数据的非易失性存储器104，以及本地存储器(例如，dram/reram/mram)106。控制器102包括前端处理器(fep)电路110和一个或多个后端处理器(bep)电路112。在一个实施方案中，fep电路110在专用集成电路(asic)上实现。在一个实施方案中，每个bep电路112在单独asic上实现。在其他实施方案中，统一控制器asic可组合前端功能和后端功能两者。用于bep电路112和fep电路110中的每一者的asic在同一半导体上实现，使得控制器102被制造为片上系统(“soc”)。fep电路110和bep电路112均包括其本身的处理器。在一个实施方案中，fep电路110和bep电路112用作主从配置，其中fep电路110是主设备，并且每个bep电路112是从设备。例如，fep电路110实现闪存转换层(ftl)或媒体管理层(mml)，该ftl或mml执行存储器管理(例如，垃圾收集、损耗均衡等)、逻辑到物理地址转换、与主机的通信、dram(本地易失性存储器)的管理以及ssd(或其他非易失性存储系统)的整体操作的管理。bep电路112根据fep电路110的请求来管理存储
器封装件/管芯中的存储器操作。例如，bep电路112可以实施读取、擦除和编程过程。另外，bep电路112可执行缓冲器管理，设置fep电路110所需的特定电压电平，执行纠错(ecc)，控制到存储器封装的切换模式接口等。在一个实施方案中，每个bep电路112负责其本身的一组存储器封装。
26.在一个实施方案中，非易失性存储器104包括多个存储器封装件。每个存储器封装件都包括一个或多个存储器管芯。因此，控制器102连接到一个或多个非易失性存储器管芯。在一个实施方案中，存储器封装件104中的每个存储器管芯利用nand闪存存储器(包括二维nand闪存存储器和/或三维nand闪存存储器)。在其他实施方案中，存储器封装件可包括其他类型的存储器，诸如基于电阻式随机存取存储器(诸如，reram、mram、feram或rram)的存储级存储器(scm)或相变存储器(pcm)。在其他实施方案中，bep或fep可以被包括在存储器管芯上。
27.控制器102经由接口130与主机120通信，该接口实施协议，诸如通过pci express(pcie)或者使用jedec标准双倍数据速率或低功率双倍数据速率(ddr或lpddr)接口(诸如ddr5或lpddr5)的nvm express(nvme)或计算快速链路(cxl)。为了与存储器系统100一起工作，主机120包括沿着总线128连接的主机处理器122、主机存储器124和pcie接口126。主机存储器124是主机的物理存储器，并且可以是dram、sram、mram、非易失性存储器或另一类型的存储装置。主机120在存储器系统100的外部并与该存储器系统分开。在一个实施方案中，存储器系统100嵌入在主机120中。
28.图2是fep电路110的一个实施方案的框图。图2示出与主机120通信的pcie接口150，以及与该pcie接口通信的主机处理器152。主机处理器152可以是本领域中已知的适于实现的任何类型的处理器。主机处理器152与片上网络(noc)154通信。noc是集成电路上的通信子系统，通常在soc中的核心之间。noc可跨越同步和异步时钟域，或者使用非时钟的异步逻辑。noc技术将网络理论和方法应用于片上通信，并且与常规总线和交叉开关互连相比带来了显著的改善。与其他设计相比，noc提高了soc的可扩展性以及复杂soc的功率效率。noc的导线和链路由许多信号共享。由于noc中的所有链路可在不同的数据分组上同时运行，因此实现了高度并行。因此，随着集成子系统的复杂性不断增大，与先前的通信架构(例如，专用的点对点信号线、共享总线或具有桥的分段总线)相比，noc提供增强的性能(诸如吞吐量)和可扩展性。连接到noc 154并且与noc 154通信的是存储器处理器156、sram 160和dram控制器162。dram控制器162用于操作dram(例如，dram 106)并且与该dram通信。sram 160是由存储器处理器156使用的本地ram存储器。存储器处理器156用于运行fep电路并且执行各种存储器操作。与noc通信的还有两个pcie接口164和166。在图2的实施方案中，ssd控制器将包括两个bep电路112；因此，存在两个pcie接口164/166。每个pcie接口与bep电路112中的一个通信。在其他实施方案中，可存在多于或少于两个bep电路112；因此，可存在多于两个pcie接口。
29.fep电路110还可包括闪存转换层(ftl)，或更一般地媒体管理层(mml)158，该ftl或mml执行存储器管理(例如，垃圾收集、损耗均衡、负载平衡等)、逻辑到物理地址转换、与主机的通信、dram(本地易失性存储器)的管理，以及ssd或其他非易失性存储系统的整体操作的管理。媒体管理层(mml)158可被集成为可以处理存储器错误并与主机界面交互的存储器管理的一部分。具体地讲，mml可以是fep电路110中的模块，并且可以负责存储器管理的
内部。具体地讲，mml 158可以包括存储器设备固件中的算法，该算法将来自主机的写入转换为对管芯的存储器结构(例如，下图5和图6中的502/602)的写入。可能需要mml 158，因为：1)存储器可能具有有限的耐久性；2)该存储器结构可以只写入多个页面；并且/或者3)除非将存储器结构作为块擦除，否则可以不写入该存储器结构。mml 158理解存储器结构的这些潜在限制，这些限制可能对主机不可见。因此，mml 158尝试将来自主机的写入转换为向存储器结构的写入。
30.图3是bep电路112的一个实施方案的框图。图3示出用于与fep电路110通信(例如，与图2的pcie接口164和166中的一个通信)的pcie接口200。pcie接口200与两个noc 202和204通信。在一个实施方案中，两个noc可组合成一个大的noc。每个noc(202/204)通过xor引擎(224/254)和ecc引擎(226/256)连接到sram(230/260)、缓冲器(232/262)、处理器(220/250)和数据路径控制器(222/252)。ecc引擎226/256用于执行纠错，如本领域所知。xor引擎224/254用于对数据执行xor，使得可在存在编程错误的情况下以可恢复的方式组合和存储数据。数据路径控制器222连接到接口模块，用于经由四个信道与存储器封装件进行通信。因此，顶部noc 202与用于与存储器封装件通信的四个信道的接口228相关联，并且底部noc 204与用于与存储器封装件通信的四个附加信道的接口258相关联。每个接口228/258包括四个切换模式接口(tm接口)、四个缓冲器和四个调度器。对于信道中的每一个信道存在一个调度器、缓冲器和tm接口。处理器可以是本领域中已知的任何标准处理器。数据路径控制器222/252可以是处理器、fpga、微处理器，或其他类型的控制器。xor引擎224/254和ecc引擎226/256是专用的硬件电路，称为硬件加速器。在其他实施方案中，xor引擎224/254和ecc引擎226/256可在软件中实现。调度器、缓冲器和tm接口是硬件电路。
31.图4是包括连接到存储器总线(数据线和芯片使能线)294的多个存储器管芯292的存储器封装件104的一个实施方案的框图。存储器总线294连接到切换模式接口296以用于与bep电路112的tm接口进行通信(参见例如图3)。在一些实施方案中，存储器封装件可以包括连接到存储器总线和tm接口的小控制器。存储器封装件可以具有一个或多个存储器管芯。在一个实施方案中，每个存储器封装件包括八个或16个存储器管芯；然而，也可以实现其他数量的存储器管芯。在另一个实施方案中，切换接口改为jedec标准ddr或lpddr，具有或不具有诸如放松的时间设置或较小的页面大小的变化。本文描述的技术不限于任何特定数量的存储器管芯。
32.图5是描绘可以实现本文所述技术的存储器系统500的一个示例的框图。存储器系统500包括存储器阵列502，该存储器阵列可以包括以下所述的存储器单元中的任一个。存储器阵列502的阵列端子线包括组织成行的各个字线层，以及组织成列的各个位线层。然而，也可以实现其他取向。存储器系统500包括行控制电路系统520，该行控制电路系统的输出508连接到存储器阵列502的相应字线。行控制电路系统520从系统控制逻辑电路560接收一组m行地址信号和一个或多个各种控制信号，并且通常可以包括诸如行解码器522、阵列端子驱动器524和块选择电路系统526等电路以用于读取操作和写入操作两者。存储器系统500还包括列控制电路系统510，该列控制电路系统的输入/输出506连接到存储器阵列502的相应位线。尽管针对阵列502仅示出了单个块，但是存储器管芯可以包括可以被单独访问的多个阵列或“图块”。列控制电路系统510从系统控制逻辑部件560接收一组n个列地址信号和一个或多个各种控制信号，并且通常可以包括诸如列解码器512、阵列端子接收器或驱
动器514、块选择电路系统516以及读/写电路系统和i/o多路复用器等电路。
33.系统控制逻辑部件560从主机接收数据和命令，并且向主机提供输出数据和状态。在其他实施方案中，系统控制逻辑部件560从单独的控制器电路接收数据和命令，并且向该控制器电路提供输出数据，其中控制器电路与主机通信。在一些实施方案中，系统控制逻辑部件560可以包括提供存储器操作的管芯级控制的状态机。在一个实施方案中，状态机能够由软件编程。在其他实施方案中，状态机不使用软件并且完全以硬件(例如，电气电路)实现。在另一个实施方案中，状态机由微控制器替换，其中微控制器在存储器芯片之上或之外。系统控制逻辑部件560还可以包括功率控制模块，该功率控制模块控制在存储器操作期间供应给存储器502的行和列的功率和电压，并且可以包括用于产生调节电压的电荷泵和调节器电路。系统控制逻辑部件560可以包括一个或多个状态机、寄存器和用于控制存储器系统500的操作的其他控制逻辑部件。图5在561处展示了此类寄存器，此类寄存器例如可以用于存储与阈值开关选择器的阈值电压v
阈值
相关的过程相关的数据，如下文更详细地讨论的。在一些实施方案中，存储器系统500的所有元件(包括系统控制逻辑部件560)可以形成为单个管芯的一部分。在其他实施方案中，系统控制逻辑部件560中的一些或全部可以形成在不同的管芯上。
34.出于本文档的目的，短语“一个或多个控制电路”可以包括控制器、状态机、微控制器和/或由系统控制逻辑部件560表示的其他控制电路系统，或者用于控制非易失性存储器的其他类似电路。
35.在一个实施方案中，存储器结构502包括非易失性存储器单元的三维存储器阵列，其中多个存储器级形成在单个衬底(诸如晶圆)上方。存储器结构可包括任何类型的非易失性存储器，该非易失性存储器在具有设置在硅(或其他类型的)基板上方的有源区域的存储器单元的一个或多个物理级中一体地形成。在一个示例中，非易失性存储器单元包括具有电荷俘获材料的垂直nand串。
36.在另一个实施方案中，存储器结构502包括非易失性存储器单元的二维存储器阵列。在一个示例中，非易失性存储器单元是利用浮动栅极的nand闪存存储器单元。也可使用其他类型的存储器单元(例如，nor型闪存存储器)。
37.被包括在存储器结构502中的存储器阵列架构或存储器单元的确切类型不限于上述示例。许多不同类型的存储器阵列架构或存储器技术可用于形成存储器结构326。实现本文提出的要求保护的新实施方案不需要特定的非易失性存储器技术。用于存储器结构502的存储器单元的合适技术的其他示例包括reram存储器(电阻式随机存取存储器)、磁阻式存储器(例如，mram、自旋转移矩mram、自旋轨道扭矩mram)、feram、相变存储器(例如，pcm)，等等。用于存储器结构502的存储器单元架构的合适技术的示例包括二维阵列、三维阵列、交叉点阵列、堆叠二维阵列、竖直位线阵列，等等。
38.reram交叉点存储器的一个示例包括可逆电阻切换元件，其布置在由x线和y线(例如，字线和位线)访问的交叉点阵列中。在另一个实施方案中，存储器单元可包括导电桥存储器元件。导电桥存储器元件也可称为可编程金属化单元。基于固体电解质内的离子的物理重新定位，导电桥存储器元件可用作状态改变元件。在一些情况下，导电桥存储器元件可包括两个固体金属电极，一个是相对惰性的(例如，钨)，而另一个是电化学活性的(例如，银或铜)，在两个电极之间具有固体电解质的薄膜。随着温度升高，离子的迁移率也增加，这导
致导电桥存储器单元的编程阈值降低。因此，导电桥存储器元件可在整个温度范围内具有宽范围的编程阈值。
39.另一个示例是使用磁存储元件来存储数据的磁阻式随机存取存储器(mram)。这些元件由两个被薄绝缘层隔开的铁磁层形成，这两个铁磁层中的每一个铁磁层都可以保持磁化。这两个层中的一个层是被设置为特定极性的永磁体；另一个层的磁化可以被改变以匹配外磁场对存储存储器的磁化。存储器设备由此类存储器单元的网格构建。在用于编程的一个实施方案中，每个存储器单元位于一对写入线之间，该对写入线被布置成彼此成直角，与单元平行，一个在单元上方并且一个在单元下方。当电流通过它们时，产生感应磁场。下文将更详细地讨论基于mram的存储器实施方案。
40.相变存储器(pcm)利用了硫属化合物玻璃的独特性能。一个实施方案使用gete-sb2te3超晶格通过仅用编程电流脉冲改变锗原子的配位状态来实现非热相变。应当注意，在该文件中使用“脉冲”不需要矩形脉冲，但包括声音、电流、电压光或其他波的(连续或非连续)振动或脉冲串。各个可选择存储器单元或位内的所述存储器元件可以包括作为选择器的另外的串联元件，诸如双向阈值开关或金属绝缘体衬底。
41.本领域普通技术人员将认识到，本文所述的技术不限于单个特定存储器结构、存储器配置或材料构成，但涵盖了在如本文所述的以及如本领域普通技术人员所理解的技术实质与范围内的许多相关的存储器结构。
42.可以将图5的元件分组成两个部分：存储器单元的存储器结构502；以及外围电路系统，包括所有其他元件。存储器电路的重要特性是其容量，该容量可以通过如下方式增加：增加留给存储器结构502作特定用途的存储器系统500的存储器管芯的面积；然而，这减小了可用于外围电路系统的存储器管芯的面积。这可以对这些外围元件造成相当严重的限制。例如，需要在可用区域内装配感测放大器电路，这可是对感测放大器设计架构的重大限制。相对于系统控制逻辑部件560，可用面积减小可能会限制可以在芯片上实现的可用功能。因此，在存储器系统500的存储器管芯的设计中，需要对存储器结构502的专用面积量以及外围电路系统的专用面积量进行基本权衡。
43.存储器结构502与外围电路系统通常有矛盾的另一个区域是在形成这些区域时所涉及的处理中，因为这些区域通常涉及不同的处理技术以及在单个管芯上实施不同技术时的权衡。例如，当存储器结构502是nand闪存时，这是nmos结构，而外围电路系统通常是基于cmos的。例如，诸如感测放大器电路、电荷泵、状态机中的逻辑元件和系统控制逻辑部件560中的其他外围电路系统等元件通常采用pmos器件。用于制造cmos管芯的处理操作在许多方面将不同于针对nmos闪存nand存储器或其他存储器单元技术所优化的处理操作。
44.为了改进这些限制，下文所述的实施方案可将图5的元件分离到单独形成的管芯上，然后将这些管芯接合在一起。更具体地，存储器结构502可以形成在一个管芯上，并且外围电路系统元件中的一些或全部(包括一个或多个控制电路)可以形成在单独的管芯上。例如，存储器管芯可以仅由存储器元件形成，诸如闪存nand存储器、mram存储器、pcm存储器、reram存储器或其他存储器类型的存储器单元阵列。然后可以将外围电路中的一些或全部电路(甚至包括诸如解码器和感测放大器等元件)移到单独的管芯上。这允许根据其技术单独地优化存储器管芯中的每个管芯。例如，nand存储器管芯可以针对基于nmos的存储器阵列结构进行优化，而无需担心现在已移到可以针对cmos处理进行优化的独立外围电路系统
管芯上的cmos元件。这为外围元件提供了更多空间，如果外围元件被限制于容纳了存储器单元阵列的相同管芯的边缘，则现在可结合可能不容易结合的附加能力。然后可在接合式多管芯存储器电路中将两个管芯接合在一起，其中一个管芯上的阵列连接到另一个存储器电路上的外围元件。例如，虽然下面将集中介绍一个存储器管芯和一个外围电路管芯的接合式存储器电路，但其他实施方案可使用更多管芯，诸如两个存储器管芯和一个外围电路管芯。
45.图6a和图6b示出了图5的布置的替代性布置，其可以使用晶圆对晶圆接合来实现，以提供用于存储器系统600的接合管芯对。图6a示出了外围电路系统的示例，其包括形成于外围电路或控制管芯611中的控制电路，这些控制电路耦接到形成于存储器管芯601中的存储器结构602。与图5的502一样，存储器管芯601可以包括多个可独立访问的阵列或“图块”。通用部件与图5类似地标记(例如，502现在是602，510现在是610，诸如此类)。可以看出，系统控制逻辑部件660、行控制电路系统620和列控制电路系统610(其可以通过cmos工艺形成)位于控制管芯608中。附加元件，诸如来自控制器102的功能，也可以移到控制管芯608中。系统控制逻辑部件660、行控制电路系统620和列控制电路系统610可以由常规工艺(例如，cmos工艺)形成，使得添加更常见于存储器控制器102上的元件和功能可能需要很少的附加工艺步骤或不需要附加工艺步骤(即：用于制造控制器102的相同工艺步骤也可以用于制造系统控制逻辑部件660、行控制电路系统620和列控制电路系统610)。因此，尽管移走管芯(诸如存储器系统500的存储器管芯)中的此类电路可以减少制造这种管芯所需的步骤数量，但向管芯(诸如控制管芯611)添加此类电路可能不需要任何附加的工艺步骤。
46.图6a示出了控制管芯611上的列控制电路系统610，该列控制电路系统通过电路径606耦接到存储器管芯601上的存储器结构602。例如，电路径606可以在列解码器612、驱动器电路系统614、块选择616与存储器结构602的位线之间提供电连接。电路径可以从控制管芯611中的列控制电路系统610延伸穿过控制管芯611上的焊盘，这些焊盘接合到存储器管芯601的对应焊盘，这些对应焊盘连接到存储器结构602的位线。存储器结构602的每条位线都可以在电路径606中具有对应的电路径，包括连接到列控制电路系统610的一对接合焊盘。类似地，行控制电路系统620(包括行解码器622、阵列驱动器624和块选择器626)通过电路径608耦接到存储器结构602。电路径608中的每条电路径可以对应于字线、虚设字线或选定栅极线。也可以在控制管芯611与存储器管芯601之间提供附加的电路径。
47.图6b是示出关于接合的管芯对600的集成存储器组件的一个实施方案的布置的更多细节的框图。存储器管芯601包含存储器单元的平面或阵列602。存储器管芯601可以具有附加的平面或阵列。针对每个平面或阵列602描绘了一条代表性位线(bl)和一条代表性字线(wl)666。每个平面或阵列602可能有数千条或数万条这样的位线。在一个实施方案中，阵列或平面表示共用一组共同的连续字线和连续位线的一组连接的存储器单元。
48.控制管芯611包括多个位线驱动器650。在一些实施方案中，每个位线驱动器650连接到一条位线或者可以连接到多条位线。控制管芯611包括多个字线驱动器660(1)
–
660(n)。字线驱动器660被配置为向字线提供电压。在该示例中，存储器单元的每个阵列或平面有“n”条字线。在一个实施方案中，如果存储器操作是编程或读取，则选择所选块内的一个字线用于存储器操作。在一个实施方案中，如果存储器操作是擦除，则选择所选块内的所有字线用于擦除。字线驱动器660向存储器管芯601中的字线提供电压。如上文关于图6a所讨
论的，控制管芯611还可以包括电荷泵、电压发生器以及图6b中未体现的类似部件，其可以用于为字线驱动器660和/或位线驱动器650提供电压。
49.存储器管芯601在存储器管芯601的第一主表面682上具有多个接合焊盘670a、670b。可以存在“n”个接合焊盘670a，以从对应的“n”个字线驱动器660(1)
–
660(n)接收电压。对于与阵列602相关联的每条位线可以有一个接合焊盘670b。附图标号670将用于总体上指代主表面682上的接合焊盘。
50.在一些实施方案中，码字的每个数据位和每个奇偶校验位通过不同的接合焊盘对670b、674b传输。码字的位可以通过接合焊盘对670b、674b并行传输。这相对于例如在存储器控制器102与集成存储器组件600之间传输数据提供了非常有效的数据传输。例如，存储器控制器102与集成存储器组件600之间的数据总线可以例如提供要并行传输的8位、16位或可能32位。然而，存储器控制器102与集成存储器组件600之间的数据总线不限于这些示例。在一些实施方案中，这种ecc可以在存储器管芯上实现。
51.控制管芯611在控制管芯611的第一主表面684上具有多个接合焊盘674a、674b。可以存在“n”个接合焊盘674a以将电压从对应的“n”个字线驱动器660(1)
–
660(n)输送到存储器管芯601。对于与阵列602相关联的每条位线可以有一个接合焊盘674b。附图标号674将用于总体上指代主表面682上的接合焊盘。需注意，可以存在接合焊盘对670a/674a和接合焊盘对670b/674b。在一些实施方案中，接合焊盘670和/或674是倒装芯片接合焊盘。
52.在一个实施方案中，接合焊盘670的图案匹配接合焊盘674的图案。接合焊盘670接合(例如，倒装芯片接合)到接合焊盘674。因此，接合焊盘670、674将存储器管芯601电耦接和物理耦接到控制管芯611。另外，接合焊盘670、674允许存储器管芯601与控制管芯611之间的内部信号传输。因此，存储器管芯601和控制管芯611利用接合焊盘接合在一起。虽然图6a描绘了一个控制管芯611接合到一个存储器管芯601，但在另一个实施方案中，一个控制管芯611接合到多个存储器管芯601。
53.在本文中，“内部信号传输”意味着控制管芯611与存储器管芯601之间的信号传输。内部信号传输允许控制管芯611上的电路系统控制存储器管芯601中的存储器操作。因此，接合焊盘670、674可以用于存储器操作信号传输。在本文中，“存储器操作信号传输”是指与存储器管芯601中的存储器操作有关的任何信号。存储器操作信号传送可以包括但不限于提供电压、提供电流、接收电压、接收电流、感测电压和/或感测电流。
54.接合焊盘670、674可以由例如铜、铝及其合金形成。在接合焊盘670、674与主表面(682,684)之间可以存在衬垫。衬垫可以由例如钛/氮化钛堆叠形成。接合焊盘670、674和衬垫可以通过气相沉积技术和/或电镀技术施加。接合焊盘和衬垫一起可以具有720nm的厚度，但是在其他实施方案中该厚度可以更大或更小。
55.金属互连件和/或通孔可以用于将管芯中的各种元件电连接到接合焊盘670、674。描述了可以用金属互连件和/或通孔实现的若干导电通路。例如，感测放大器可以通过通路664电连接到接合焊盘674b。相对于图6a，电路径606可以对应于通路664、接合焊盘674b和接合焊盘670b。可能有成千上万个这样的感测放大器、通路和接合焊盘。需注意，bl不一定直接连接到接合焊盘670b。字线驱动器660可以通过通路662电连接到接合焊盘674a。相对于图6a，电路径608可以对应于通路662、接合焊盘674a和接合焊盘670a。需注意，通路662可以包括用于每个字线驱动器660(1)
–
660(n)的单独的导电通路。同样，对于每个字线驱动器
660(1)
–
660(n)，可以存在单独的接合焊盘674a。存储器管芯601的块2中的字线可以通过通路664电连接到接合焊盘670a。在图6b中，对于块中对应的“n”条字线，存在“n”条通路664。对于每条通路664，可以存在单独的一对接合焊盘670a、674a。
56.相对于图5，图6a的管芯上控制电路也可以包括其逻辑元件内的附加功能，既包括常见于存储器控制器102中的较通用的能力，和一些cpu能力，而且还包括特定于应用的特征。
57.在下文中，系统控制逻辑部件560/660、列控制电路系统510/610、行控制电路系统520/620和/或控制器102(或等效功能的电路)，结合图5中描绘的或图6a中的控制管芯611上的其他电路的全部或子集，以及图5中的类似元件，可以被认为是执行本文所述功能的一个或多个控制电路的一部分。控制电路可以仅包括硬件或者包括硬件和软件(包括固件)的组合。例如，由固件编程以执行本文描述的功能的控制器是控制电路的一个示例。控制电路可以包括处理器、fga、asic、集成电路，或其他类型的电路。
58.在以下讨论中，图5和图6a的存储器阵列502/602将主要在交叉点架构的上下文中讨论，但是大部分讨论可以更一般地应用。在交叉点架构中，第一组导电线或导线(诸如字线)相对于下层衬底沿第一方向延伸，并且第二组导电线或导线(诸如位线)相对于下层衬底沿第二方向延伸。存储器单元位于字线和位线的交汇处。这些交叉点处的存储器单元可以根据多种技术(包括上文所述的那些)中的任一种来形成。以下讨论将主要集中于基于使用mram存储器单元的交叉点架构的实施方案。
59.图7a以斜视图描绘了形成交叉点架构的存储器阵列的一部分的一个实施方案。图7a的存储器阵列502/602是图5中的存储器阵列502或图6a中的存储器阵列602的具体实施的一个示例，其中存储器管芯可以包括多个此类阵列结构。位线bl
1-bl5相对于管芯的下层衬底(未示出)沿第一方向(表示为延伸到页面中)布置，而字线wl
1-wl5沿垂直于第一方向的第二方向布置。图7a是水平交叉点结构的示例，其中字线wl
1-wl5和bl
1-bl5两者均相对于衬底沿水平方向延伸，而存储器单元(其中两个以701指示)被取向成使得通过存储器单元的电流(诸如以i
单元
所示)沿竖直方向流动。在具有存储器单元的附加层的存储器阵列中，诸如下文关于图7d所讨论的，将存在位线和字线的对应附加层。
60.如图7a所描绘的，存储器阵列502/602包括多个存储器单元701。存储器单元701可以包括可重写的存储器单元，诸如可以使用reram、mram、pcm、feram或其他具有可编程电阻的材料来实现。以下讨论将集中于mram存储器单元，但是大部分讨论可以更一般地应用。第一存储器层级的存储器单元中的电流被示出为如箭头i
单元
所指示向上流动，但电流可以沿任一方向流动，如下文更详细地讨论的。
61.图7b和图7c分别呈现了图7a中的交叉点结构的侧视图和顶视图。图7b的侧视图示出了一条底线或字线wl1，和顶线或位线bl
1-bln。mram存储器单元1201位于每条顶线与底线之间的交叉点处，但是可以使用pcm、feram、reram或其他技术。图7c是展示m条底线wl
1-wlm和n条顶线bl
1-bln的交叉点结构的顶视图。在二进制实施方案中，每个交叉点处的mram单元可以被编程为两种电阻状态—高电阻状态和低电阻状态—中的一种。下文给出了关于mram存储器单元设计的实施方案和它们的编程技术的更多细节。
62.图7a的交叉点阵列展示了具有一层字线和位线的实施方案，其中mram或其他存储器单元位于两组导电线的交汇处。为了增加存储器管芯的存储密度，可以形成多层此类存
储器单元和导电线。双层示例在图7d中展示。
63.图7d以斜视图描绘了形成交叉点架构的两级存储器阵列的一部分的一个实施方案。如图7a所示，图7d示出了阵列502/602的第一层718存储器单元701，其连接在第一层字线wl
1,1-wl
1,4
与位线bl
1-bl5的交叉点处。第二层存储器单元720形成在位线bl
1-bl5上方以及这些位线与第二组字线wl
2,1-wl
2,4
之间。尽管图7d示出了存储器单元的两个层718和720，但是该结构可以通过字线和位线的附加交替层向上延伸。取决于该实施方案，图7d的阵列的字线和位线可以被偏置用于读取操作或编程操作，使得每个层中的电流从字线层流向位线层或以相反方向环流。这两个层可以被构造为对于给定操作在每个层中具有沿相同方向流动的电流，例如从位线到字线以便读取，或者具有沿相反方向流动的电流，例如从字线到位线以便层1读取，以及从位线到字线以便层2读取。
64.交叉点架构的使用允许具有小占有面积的阵列，并且若干此类阵列可以形成在单个管芯上。在每个交叉点处形成的存储器单元可以是电阻类型的存储器单元，其中数据值被编码为不同的电阻水平。取决于该实施方案，存储器单元可以是二进制值的，具有低电阻状态或高电阻状态，或者是多层单元(mlc)，这些多层单元可以具有介于低电阻状态与高电阻状态中间的附加电阻。这里描述的交叉点阵列可以用作图4的存储器管芯292，用于替换本地存储器106，或这两者。电阻类型的存储器单元可以根据上文提及的技术中的许多种来形成，诸如reram、feram、pcm或mram。以下讨论主要在使用具有二进制值mram存储器单元的交叉点架构的存储器阵列的上下文中呈现，但是大部分讨论可更一般地应用。
65.图8展示了mram存储器单元的结构的一个实施方案。跨存储器单元(在存储器单元的对应字线与位线之间)施加的电压被表示为电压源v
施加
813。该存储器单元包括底部电极801、被分离层或隧穿层(在该示例中，为氧化镁(mgo)805)分离的一对磁层(基准层803和自由层807)，然后是被间隔物809与自由层807分离的顶部电极811。存储器单元的状态基于基准层803和自由层807的磁化的相对取向：如果这两个层沿相同方向磁化，则存储器单元将处于平行(p)低电阻状态(lrs)；并且如果它们具有相反取向，则存储器单元将处于反平行(ap)高电阻状态(hrs)。mlc实施方案将包括附加的中间状态。基准层803的取向是固定的，并且在图15的示例中，向上取向。基准层803也称为固定层或钉扎层。
66.通过将自由层807编程为具有相同取向或相反取向，来将数据写入mram存储器单元。基准层803被形成为使得其将在对自由层807编程时维持其取向。基准层803可以具有包括合成反铁磁层和附加基准层的更复杂的设计。为简单起见，附图和讨论省略了这些附加层，并且仅集中于主要负责该单元中的隧穿磁阻的固定磁层。
67.图9更详细地展示了将以交叉点阵列实施的mram存储器单元设计的一个实施方案。当被放置在交叉点阵列中时，mram存储器单元的顶部电极和底部电极将是阵列的相邻导线层中的两个层，例如两级阵列或双层阵列的顶部导线和底部导线。在这里示出的该实施方案中，底部电极是存储器单元的字线901，并且顶部电极是该存储器单元的位线911，但是在一些实施方案中，这些可以通过反转存储器元件的取向来反转。字线901与位线911之间是基准层903和自由层907，它们也被mgo势垒905分离。在图9所示的实施方案中，mgo覆层908也形成在自由层907的顶部，并且导电间隔物909形成在位线911与mgo覆层908之间。基准层903被另一个导电间隔物902与字线901分离。存储器单元结构的任一侧是衬里921和923，其中这些衬里可以是相同结构的一部分，但是在图9的横截面中看起来是分离的。在衬
1012中的磁化反平行时，跨存储器单元1000的电阻是相对高的。存储器单元1000中的数据(“0”或“1”)通过测量存储器单元1000的电阻来读取。就这一点而言，附接到存储器单元1000的电导体1006/1008用于读取mram数据。通过设计，平行配置和反平行配置两者都在静止状态和/或读取操作期间(在足够低的读取电流下)保持稳定。
73.对于基准层rl 1012和自由层fl 1010这两者来说，磁化方向均在垂直方向上(即，垂直于由自由层限定的平面并且垂直于由基准层限定的平面)。图10a和图10b示出，基准层rl 1012的磁化方向为上，并且自由层fl 1010的磁化方向可在上与下之间切换，其也垂直于平面。
74.在一个实施方案中，隧道势垒1014由氧化镁(mgo)制成；然而，也可以使用其他材料。自由层1010为铁磁金属，其具有改变/切换其磁化方向的能力。基于过渡金属如co、fe及其合金的多层可以用于形成自由层1010。在一个实施方案中，自由层1010包含钴、铁和硼的合金。基准层1012可以为许多不同类型的材料，包括(但不限于)多层钴和铂和/或钴和铁的合金。
75.为了“设置”mram存储器单元位值(即，选择自由层磁化的方向)，从导体1008向导体1006施加电子写入电流1050，如图10a所描绘的。为了生成电子写入电流1050，由于电子的负电荷，顶部导体1006被置于比底部导体1008更高的电压电平。电子写入电流1050中的电子随着它们穿过基准层1012而变为自旋极化的，因为基准层1012为铁磁金属。当自旋极化的电子隧穿隧道势垒1014时，角动量的守恒可以导致自旋转移矩施加在自由层1010和基准层1012两者上，但该转移矩并不足以(通过设计)影响基准层1012的磁化方向。相反，如果自由层1010的初始磁化取向与基准层1012反平行(ap)，则该自旋转移矩(通过设计)足以使自由层1010中的磁化取向切换成与基准层1012的磁化取向平行(p)，这称为反平行至平行(ap2p)写入。然后，在关闭这种电子写入电流之前和之后，平行磁化将保持稳定。
76.相比之下，如果自由层1010磁化和基准层1012磁化最初是平行的，则通过施加与前述情况相反方向的电子写入电流，可以将自由层1010的磁化方向切换成与基准层1012反平行。例如，如图10b所描绘的，通过在下部导体1008上施加较高的电压电平，将电子写入电流1052从导体1006施加到导体1008。这将把处于p状态的自由层1010写为ap状态，称为平行至反平行(p2ap)写入。因此，经由相同的stt物理性质，可以通过明智地选择电子写入电流方向(极性)来确定性地将自由层1010的磁化方向设置为两个稳定取向中的任一个。
77.存储器单元1000中的数据(“0”或“1”)可以通过测量存储器单元1000的电阻来读取。低电阻通常表示“0”位，并且高电阻通常表示“1”位，但是有时会发生另选的惯例。通过施加从导体1008到导体1006的电子读取电流(如图10a中针对1050所示流动(“ap2p方向”))，可以施加跨存储器单元(例如，跨磁隧道结1002)的读取电流；另选地，电子读取电流可以从导体1006施加到导体1008，如图10b中针对1052所示流动(“p2ap方向”)。在读取操作中，如果电子写入电流太高，则这可能干扰存储在存储器单元中的数据并且改变其状态。例如，如果电子读取电流使用图10b的p2ap方向，则过高的电流电平或电压电平可以将处于低电阻p状态的任何存储器单元切换至高电阻ap状态。因此，尽管mram存储器单元可以在任一方向上读取，但是在各种实施方案中，写入操作的方向性质可以使一个读取方向优先于另一个读取方向，如p2ap方向，因为在该方向上写入位需要更多的电流。
78.尽管图10a和图10b的讨论是在读取电流和写入电流的电子电流的上下文中进行
的，但是除非另外指明，否则后续讨论将在常规电流的上下文中进行。
79.无论是读取还是写入图7a至图7d的阵列结构中的所选择的存储器单元，对应于所选择的存储器单元的位线和字线均被偏置以跨该所选择的存储器单元施加电压并且诱发电子流动，如关于图10a或图10b所展示的。这也将跨阵列的未选择的存储器单元施加电压，这可以在未选择的存储器单元中诱发电流。尽管这种浪费的功耗可以通过将存储器单元设计成对于高电阻状态和低电阻状态两者均具有相对高的电阻水平而在某种程度上减轻，但这仍将导致增加的电流和功耗以及对存储器单元和阵列的设计施加额外的设计约束。
80.解决这种不期望的电流泄漏的一种方法是将选择器元件与每个mram或其他电阻式(例如，reram、pcm和feram)存储器单元串联放置。例如，在图7a至图7d中，选择晶体管可以与每个电阻式存储器单元元件串联放置，使得元件701现在是选择器与可编程电阻的复合物。然而，使用晶体管需要引入额外的控制线，以便能够接通所选择的存储器单元的对应晶体管。另外，晶体管通常不会以与电阻式存储器元件相同的方式缩放，使得当存储器阵列移动到较小尺寸时，基于晶体管的选择器的使用可能是限制因素。
81.选择器元件的另选方法是使用与可编程电阻式元件串联的阈值开关选择器设备。阈值开关选择器在其被偏置到低于其阈值电压的电压时具有高电阻(处于断开或非导电状态)，并且在其被偏置到高于其阈值电压的电压时具有低电阻(处于导通或导电状态)。阈值开关选择器维持接通，直到其电流降低到保持电流以下，或者电压降低到保持电压以下。当发生这种情况时，阈值开关选择器返回断开状态。因此，为了对交叉点处的存储器单元编程，施加足以接通相关联的阈值开关选择器并且设定或重置存储器单元的电压或电流；并且为了读取存储器单元，类似地，在可以确定存储器单元的电阻状态之前，阈值开关选择器必须通过接通来激活。阈值开关选择器的一组示例是双向阈值开关(ots)的双向阈值开关材料。
82.图11a和图11b展示了用于将阈值开关选择器结合到具有交叉点架构的mram存储器阵列中的实施方案。图11a和图11b的示例示出了两层交叉点阵列中的两个mram单元，诸如图7d所示，不过是以侧视图示出的。图11a和图11b示出了下部的第一导电线即字线1 1100、上部的第一导电线即字线2 1120，以及中间的第二导电线即位线1110。在这些附图中，为了便于呈现，所有这些线均被示出为在整个页面上从左到右延伸，通过交叉点阵列，它们将被更准确地表示为如图7d的斜视图所表示的，其中字线或者第一导电线或导线在平行于下层衬底的表面的一个方向上延伸，并且位线或者第二导电线或导线在平行于衬底的表面的第二方向上延伸，该第二方向基本上正交于第一方向。mram存储器单元也以简化形式表示，仅示出基准层、自由层和中间的隧道势垒，但是在实际的具体实施中，通常将包括上文关于图9所述的附加结构。
83.包括自由层1101、隧道势垒1103和基准层1105的mram单元1102形成在阈值开关选择器1109上方，其中mram设备1102和阈值开关选择器1109的该串联组合一起在位线1110与字线1 1100之间形成层1单元。除了跨阈值开关选择器1109的一些电压降之外，mram设备1102和阈值开关选择器1109的串联组合在阈值开关选择器1109接通时在很大程度上如上文关于图10a和图10b所述的那样操作。然而，最初需要通过施加高于阈值开关选择器1109的阈值电压v
阈值
的电压来接通阈值开关选择器1109，然后需要将偏置电流或电压维持得足够高以高于阈值开关选择器1109的保持电流或保持电压，使得其在后续的读取或写入操作
期间保持接通。
84.在第二层上，mram单元1112包括自由层1111、隧道势垒1113，并且基准层1115形成在阈值开关选择器1119上方，其中mram设备1112和阈值开关选择器1119的串联组合一起在位线1110与字线2 1120之间形成层2单元。层2单元将如层1单元那样操作，但是下部导体现在对应于位线1110，并且上部导体现在是字线，即字线2 1120。
85.在图11a的实施方案中，阈值开关选择器1109/1119形成在mram设备1102/1112下方，但是在另选的实施方案中，阈值开关选择器可以形成在mram设备上方，用于一个或两个层。如关于图10a和图10b所讨论的，mram存储器单元具有方向性。在图11a中，mram设备1102和1112具有相同的取向，其中自由层1101/1111在基准层1105/1115上方(相对于未示出的衬底)。在具有相同结构的导电线之间形成这些层可以具有许多优点，尤其是对于加工而言，因为这两个层中的每一者，以及在具有更多个层的实施方案中的后续层可以根据相同的加工顺序来形成。
86.图11b展示了与图11a类似地布置的另选实施方案，不同的是在层2单元中，基准层和自由层的位置反转。更具体地讲，如图11a所示，在字线1 1150与位线1160之间，层单元1包括mram结构1152，该mram结构具有形成在隧道势垒1153上方的自由层1151，该隧道势垒继而形成在基准层1155上方，其中mram结构1152形成在阈值开关选择器1159上方。图11b的实施方案的第二层也具有在位线1160与字线2 1170之间形成在阈值开关选择器1169上方的mram设备1162，但是相对于图11a，mram设备1162倒置，使得基准层1161现在形成在隧道势垒1163上方并且自由层1165现在形成在隧道势垒1163下方。
87.虽然图11b的实施方案需要用于形成这些层的不同加工顺序，但是在一些实施方案中，其可以具有优点。具体地讲，mram结构的方向性可以使得图11b的实施方案具有吸引力，因为当在相同方向(相对于基准层和自由层)上写入或读取时，位线将针对下层和上层两者偏置相同的量，并且两条字线也将偏置相同的量。例如，如果在p2ap方向(相对于基准层和自由层)上感测到层1存储器单元和层2存储器单元两者，则位线层1160将诸如在p2ap方向上偏置，位线1160对于上部单元和下部单元两者均偏置为低(例如，0v)，且字线1 1150和字线2 1170两者均偏置到较高的电压电平。类似地，相对于写入，为了写入高电阻ap状态，位线1160对于上部单元和下部单元两者均偏置为低(例如，0v)，且字线1 1150和字线2 1170两者均偏置到较高的电压电平；并且为了写入低电阻p状态，位线1160偏置到高电压电平，且字线1 1150和字线2 1170两者均偏置到低电压电平。相比之下，对于图11a的实施方案，位线和字线将需要使其偏置电平反转，以便相对于较低电平对较高电平执行这些操作中的任一者。
88.从mram存储器单元读取数据或将数据写入mram存储器单元涉及使电流经过存储器单元。在阈值开关选择器与mram设备串联放置的实施方案中，在电流可以经过mram设备之前，需要通过跨阈值开关选择器和mram设备的串联组合施加足够的电压来接通阈值开关选择器。图12和图13在读取操作的上下文中更详细地考虑了阈值开关选择器的这种激活。
89.图12和图13是在读取操作中分别用于图11a和图11b的层1单元的电流和电压的一组波形的一个实施方案，其中图12和图13的时间轴对齐并且处于相同的比例。在用于读取操作的该实施方案中，读取在p2ap方向上执行，其中字线1 1100/1150被偏置为高并且位线1110/1160被设置为低(例如，0v)，使得(常规)电流向上流动，先经过基准层1105/1155，再
经过自由层1101/1151。(就电子电流而言，与常规电流相反，电子流动将如图10b所展示。)
90.在图12和图13的实施方案中，使用强制电流方法，其中存储器从基准层侧用来自用于线的驱动器电路系统中的电流源的读取电流i
读取
驱动。如图12由实线1201所示，电流升高到i
读取
值，并且在当前读取操作的持续时间内保持该值。该电流将移动供应电流到所选择的存储器单元的线，诸如图11a/b中的层1存储器单元的字线1 1100/1150，并且还支持路径中的任何泄漏。如图13中的1251处所示，当阈值开关选择器处于断开状态时，跨阈值开关选择器和电阻式mram元件的并联组合的电流斜升。一旦在1253处跨阈值开关选择器的电压达到阈值开关选择器的阈值电压v
阈值
，该阈值开关选择器就将接通并且切换到低电阻状态。
91.一旦阈值开关选择器处于导通状态，i
读取
电流就将流过所选择的存储器单元。这由图12的虚线1203展示，当阈值开关选择器在1253处接通时，其重新发送通过存储器单元的电流，从零跳跃到i
读取
。当电流电平保持固定在i
读取
时，跨存储器单元的电压将下降到取决于mram设备的串联电阻和阈值开关选择器的导通状态电阻的电平。对于二进制实施方案，存储器单元将具有高电阻反平行状态和低电阻平行状态。跨串联连接的mram设备和阈值开关选择器以及串联解码晶体管的所得电压响应于高电阻状态(hrs)和低电阻状态(lrs)的i
读取
电流而将电流引导到n条字线中的1条和n条位线中的1条中，这分别以1255和1253示出。然后可以通过感测放大器测量所得的电压差，以确定存储在存储器单元中的数据状态。虽然这里的讨论是在基于mram的存储器单元与阈值开关选择器串联放置的上下文中进行的，但是该读取技术可以类似地应用于其他可编程电阻存储器单元，诸如pcm、feram或reram设备。
92.图13示出了电压在1251处施加于斜升，直到其在1253处达到v
阈值
，然后下降到1255处的高电阻状态电平或1253处的低电阻状态。在实际设备中，由于电阻和电容的缘故，当1253处的电压尖峰下降到1255或1253时，将存在一些延迟。这由图14针对低电阻状态的示例展示。
93.图14示出了当阈值开关选择器从断开状态切换到导通状态时跨mram设备的电压的示例。相对于图13，图14示出了仅跨mram设备的电压v
mram
，而图13表示跨阈值开关选择器和mram设备的串联组合的电压。最初，在阈值开关选择器接通之前，随着所施加的电压斜升至v
阈值
电压，跨mram设备的电压将为零。一旦阈值开关选择器接通，电流就开始流过mram设备，并且跨mram设备的电压将以尖峰形式达到v
阈值
电平减去跨阈值开关选择器降低的电压v
保持
。因此，v
mram
将从0v跳跃到δv＝(v
阈值
–v保持
)，之后其将响应于所施加的i
读取
，使跨mram设备的电压降在低电阻状态下衰减，v
mram
(lrs)。
[0094]vmram
电压下降到接近渐近v
mram
(lrs)电平的速率取决于来自“骤回电压”δv(其为(v
阈值
–v保持
之间的差值)的尖峰与v
mram
(lrs)的大小，以及电荷可以从设备流出的速率，该速率取决于当选择器接通时mram和选择器的内部电阻、存储器单元和该存储器单元连接在其间的线的r-c特性。对于较低的电容和较低的电阻，耗散较快。这种行为对于存储器单元的操作有一些实际的影响。
[0095]
第一种影响是低电阻状态和高电阻状态两者都将衰减，如图14所示，其中图14示出了低电阻状态。高电阻状态将示出类似的行为，但具有由路径电阻
×
i读取确定的较高渐近状态v最终。为了区分这两种状态，需要将它们分开足够的裕度，使得直到经过足够的时间之后才能够执行感测操作，以便使这两种状态具有明确限定且可区分的电压电平。
[0096]
另一种影响是尖峰可能干扰存储在存储器单元中的数据。如关于图10a和图10b所讨论的，可以通过使电流经过存储器单元来改变mram存储器的状态，使得如果跨存储器单元的电压和/或通过存储器单元的电流在足够长的时间内足够高，则其将根据电流方向，将平行状态改变为反平行状态(p2ap写入)，如图10b所展示，或者将反平行状态改变为平行状态(ap2p写入)，如图10a所展示。例如，图12和图13的读取过程被描述为在p2ap方向上执行，使得图14的波形造成的干扰可以在数据状态可以被存储之前将低电阻状态存储器单元切换到高电阻状态。
[0097]
如上所述，阈值开关选择器控制对存储器单元的存取。具体地讲，为了施加电压或电流到存储器单元以改变其电阻状态，对应的选择器首先必须通过施加足够高的电压(例如，幅值高于操作阈值电压v
阈值
的电压)来切换到导电状态。当选择器处于非导电状态时，例如，当跨选择器的电压幅值低于操作阈值电压时，存储器单元被隔离并且维持其现有的电阻状态。
[0098]
阈值开关选择器的阈值电压v
阈值
和保持电压v
保持
取决于选择器的固有特性和非固有特性两者，包括选择器材料组成、厚度、电极组成、选择器衬里材料、散热和循环历史。由ge、se、te和as的二元、三元或四元合金构成并且掺杂有b、c、si、n、o、zn和/或in的硫属元素化物选择器可以具有在从0.5v至6v范围内的阈值电压，以及在从0.5v至3v范围内的保持电压。确切的电压将取决于厚度，其中较厚的选择器通常具有较高的阈值电压和可能略微较高的偏移电压。阈值开关选择器的v
阈值
值越高，其断开状态越有效，但尖峰就越大，如图13所展示。因此，选择器设计的选择是基于其将被应用于的特定存储器应用的决定。
[0099]
用于阈值开关选择器(诸如双向阈值开关)的材料的一个特性是该材料的阈值电压v
阈值
可以随时间推移而漂移，从而随着设备老化而变得更高，或者更具体地讲，基于自从阈值开关选择器上次接通以来的时间而变得更高。这可能导致诸如错误率(位干扰)增加和耐久性降低之类的问题，因为其需要施加较高的电压来接通阈值开关选择器，使得如果v
阈值
变得过高，则存储器单元可能不再可访问，除非生成较高电压电平的能力可用；并且即使存储器设备能够接通阈值开关选择器，这也导致图13的电压尖峰更大，这可能增加数据干扰或损坏电阻式存储器单元的可能性。
[0100]
以下讨论呈现了用于使用与电阻式存储器元件串联的阈值开关选择器的存储器设备的断电恢复的技术。虽然在基于mram的交叉点存储器结构的上下文中呈现，但是由于所关注的是阈值开关选择器的特性，因此这些技术可以更一般地应用于其中非易失性元件(诸如电阻式pcm或reram)与阈值开关选择器串联的其他存储器单元。因此，本发明所公开的技术适用于其中存储器单元连接在正交层导电线(例如，钨线或铜线)之间的任何形式的交叉点阵列。
[0101]
如上文所讨论的，串联连接的阈值开关选择器(诸如双向阈值开关)具有电压v
阈值
，当该电压跨选择器施加时，选择器将其切换到用于所选择的存储器单元的较低v
保持
电压。在实践中，当在实际的存储器设备中使用时，这些值可以随着形成该设备所涉及的加工而变化，使得在给定的设备上，v
阈值
范围随着加工而变化，例如，从1.6v变化到2.35v。v
阈值
值可以由于“漂移”而随时间推移增加，诸如每十年时间10mv至50mv。因此，v
阈值
值的漂移可以在10个十年的时间内进一步将v
阈值
变化增加500mv，例如，可能将较高的v
阈值
值升高到2.85v。尽管v
阈值
在一些情况下可能由于一般老化或损耗而漂移，但是漂移量主要基于自从存储器单元
上次被激活并且阈值开关选择器接通以来的时间。当设备在使用中并且通电时，诸如“损耗均衡”算法的技术可以在一段时间(诸如10小时)内访问每个存储器单元。通过此类机制，v
阈值
漂移可以在操作期间受到限制，但是对漂移的这种主动管理在断电期间是不可能的，断电可能长达几年。
[0102]
可以处理的v
阈值
的最大值受到存储器设备上的可用电源的限制。如果在设备断电期间存在过度的v
阈值
漂移，则v
阈值
可能超过设备可以施加到存储器单元的电压，这将是电源电平减去通往存储器单元的路径中的任何损耗(即，任何泄漏电流乘以路径电阻)。为了克服这一问题，可用电源电平可以在上电期间暂时增加，以确保存储器单元选择和v
阈值
复位。然而，这可能需要引入原本在存储器设备上不可用的电路系统，诸如电荷泵和额外的调节电路系统，从而耗尽面积并且增加复杂性和功耗。
[0103]
即使所需电压可用，阈值开关选择器的v
阈值
的任何增加在接通时增加“骤回”电压δv＝(v
阈值
–v保持
)，并且该尖峰(如图14所展示)跨串联连接的mram设备(或更一般地讲，与阈值开关选择器串联连接的其他存储器设备)施加。由于较高的最大v
阈值
而导致的δv的增加可以增加在选择读取时存储电平之前存储在mram存储器单元中的位切换的可能性。例如，在向ap写入的方向(p2ap)上读取串联连接的mram和阈值开关选择器有位从p切换到ap的风险，而已经处于ap状态的位是“安全的”。由于在读取开始时任一种位状态都是可能的，因此如果δv太大，则mram设备的数据内容可能由于诱发的瞬态而丢失，从而对所存储的用户数据产生不可恢复的损坏。该机制可以是不同的，但是与阈值开关选择器一起使用的其他形式的存储器技术(reram、pcm等)可能类似地经历来自此类大瞬态的数据干扰或损坏。
[0104]
如果数据被存储在设备中，然后电源被关闭，则在通电和访问所有位之前的设备时间可能超过“通电”时间，例如，在正常操作中的位访问之间的10小时。例如，通过损耗均衡，可以确保在通电期间对所有位的这种时间访问，其中每个位在特定时间被访问和/或被重新定位。对于嵌入式非易失性存储器(envm)在未通电的情况下的保存期限数据保持的预期可以在10年范围之外。如果v
阈值
由于设备在3个月时被指定而过度漂移，但是客户在没有电力的情况下将设备储存更长时间，则设备的数据可能需要从存储装置重新加载，而不是直接从存储器使用(例如，“立即开启”)。因此，挑战是决定v
阈值
漂移是否已超过v
阈值
的允许最大值，以及决定是依赖于存储在存储器中的数据还是重新加载。
[0105]
图15是用于确定阈值开关选择器的v
阈值
是否已漂移到过高的值并且数据是否应当被重新加载到存储器设备中的一个实施方案的高级流程图。图16至图18提供了实施方案的更详细的呈现。在图15的流程中，该过程用于先前已被编程并且处于操作中，然后被掉电的存储器设备的操作。
[0106]
在步骤1501处，存储器设备被掉电。这可以是适当停机的一部分，该适当停机可以响应于来自系统的控制电路系统的命令，诸如来自系统控制逻辑部件560/660、来自控制器102或主机120的命令，或者是由于电力损失而导致的不适当停机。如果掉电是适当停机，则在一些实施方案中，掉电的时间值可以保存在寄存器(诸如寄存器561/661或控制器102中的寄存器)中。对于一些实施方案，系统控制逻辑部件560/660可以维持并且定期地更新时间戳，该时间戳可以在适当停机或不当停机的情况下被提及。
[0107]
在后续的某个时间，在步骤1503处使设备上电，其中上电命令可以来自系统控制逻辑部件560/660、来自控制器102或主机120，诸如访问请求的一部分。作为上电规程的一
部分，步骤1505确定阈值开关选择器的v
阈值
值是否可能已经漂移到过高的值。根据该实施方案，可以通过测试过程、通过跟踪设备的关闭时间或这些的组合来推断v
阈值
，其中这些分别由图16、图17和图18进一步展示。如果步骤1505确定v
阈值
值看起来没有漂移得太远，如果设备被上电以便执行读取或其他操作，则该操作可以在步骤1507处执行。
[0108]
如果步骤确定v
阈值
值具有过度漂移，则在可以执行1507的操作之前，在步骤1509处采取补救动作，诸如重新加载存储在设备中的数据。来自步骤1509的路径被示为虚线，因为在一些实施方案中，由于数据重新加载所需的时间，该操作可能被取消。设备还可以向控制器102或主机120发送应当重新加载数据的通知。在一些实施方案中，数据可以从设备外部重新加载，诸如从存储器系统上的其他非易失性位置或从用作备份的主机(例如从hdd或ssd)。例如，如果mram交叉点存储器用作由控制器102使用的本地存储器106，则数据也可以存储在存储器系统的大容量存储存储器(诸如存储器封装件104)中，数据可以从该大容量存储存储器重新加载。在其他情况下，在数据被冗余地存储(如以raid布置)的情况下，存储器封装件104内的一个设备上的数据可以从存储器封装件104内的其他位置替换。在其他情况下，存储在存储器设备上的数据可以能够被恢复和擦除，使得如果即使在大量干扰的情况下也可以读取数据，则数据内容可以能够通过控制器的ecc能力恢复并且重写到存储器设备。
[0109]
在一组实施方案中，阈值开关选择器的阈值电压在上电期间被推断为测试过程，以确定漂移是否过度。在测试过程中，读取(或尝试读取)存储器单元的子集。该测试的可行性取决于存储器接口是否允许重启时的通电延迟，该延迟足够长以进行该测试。一个测试是使用行控制电路系统520/620和列控制电路系统510/610的相同选择电路系统的简单接通检测测试，该选择电路系统选择图5至图6b中的一个或多个存储器阵列(“图块”)502/602中的存储器单元。由于将存储器单元连接到行控制电路系统520/620的阵列驱动器524/624以驱动字线以及连接到列控制电路系统510/610的驱动器电路系统514/614以驱动位线的线中的电阻，在存储器单元处看到的电压将与由驱动器提供的电压相差取决于存储器单元位置的量。考虑到这一点，在一些实施方案中，接通检测测试可以通过访问沿线电阻最远的“远距”存储器单元(例如，如图6b所表示的阵列602的左上角)以使阵列上可能看到的任何i-r电压降最大化，来复制该效应。如果存储器单元接通，则可以确定v
阈值
并未过大。
[0110]
在上电期间的另选读取测试过程中，可以将在操作期间被保持为具有已知的一组值的专用编程码字(256位或更长)存储在存储器阵列中。在上电期间，可以读出已知的专用码字，并且可以将所读取的值与所存储的已知值进行比较以确定位错误的数量。如果位错误的数量超过给定目标(例如，1％)，则漂移被确定为过度。对于任一上电读取测试，为了更好地确保测试到最坏的情况，两个测试均可以在足够低的电源电压下运行以确保检测到过度漂移。如果阵列在较低电平处未通过v
阈值
读取测试，则一种可能的补救动作可以是然后用较高电压读取存储器，以查看是否可以提取和擦除数据内容。
[0111]
图16是用于通过使用读取测试作为上电过程的一部分来确定v
阈值
漂移过度的一个实施方案的流程图。在步骤1601处，由存储器设备(诸如图5的存储器设备500，或者图6a和图6b的存储器管芯601或存储器系统600)接收通电命令。上电命令可以来自系统控制逻辑部件560/660、来自控制器102或主机120，具体取决于前一次掉电发生时的电平。
[0112]
在步骤1603处，上电序列开始。除了涉及的通常操作之外，还执行对存储器单元的
选定子集的读取测试，以确定在设备掉电时是否已存在显著的v
阈值
漂移。读取测试可以如上述示例中那样执行，诸如从设备上的一个或多个阵列读取字线或位线，诸如通过沿着将存储器单元连接到访问电路系统的导电线访问离驱动器524/624和514/614最远的“远距”存储器单元，或者诸如通过读出一组存储用于该目的的已知模式数据的存储器单元。为了确保足够的操作裕度，对于这些读取测试中的任一个，可以使用来自阵列驱动器524/624和驱动器电路系统514/614的读取电压和/或电流电平来执行该测试，这些读取电压和/或电流电平相对于标准数据访问读取操作中所使用的电平降低。在一些实施方案中，如果降低的电压和/或电流不足以接通阈值开关选择器中的一些或全部，则标准读取电平或甚至升高的读取电平可以由阵列驱动器524/624和驱动器电路系统514/614施加，以查看这是否足以接通阈值开关选择器。
[0113]
如关于图13所讨论的，漂移的阈值开关选择器的阈值电压可能超过在选择过程期间所施加的最大电压。在这种情况下，阈值开关选择器将不会在数据重新加载过程期间接通，并且芯片上的用户数据将被损坏。为了确保漂移的阈值开关选择器接通，在一些实施方案中，可以暂时增加最大可用电压。在由控制电路进行的接通斜坡期间，可以通过增加行控制电路系统520/620、列控制电路系统510/610或这两者可用的电压来增加最大可用电压。如果可用电压已受到供电电压的限制，则供电电压可以通过电路系统(例如，系统控制逻辑部件560/660中的发电电路中的稳压器或电荷泵)暂时增加。选取较高的可用电压以确保未接通的阈值开关选择器的足够低的故障率。例如，可用电压的增加可以在介于0.1v至1.0v之间的范围内。一旦存储器管芯上的所有阈值开关选择器已经用较高电压循环，可用电压就返回到数据读取中所使用的正常值，并且可以从存储装置重新加载数据。如果数据重新加载过程循环芯片上的所有选择器，则可以避免在数据重新加载之前循环所有选择器的需要。较高的可用供电电压可以允许将较高的栅极电压以及较高的源极电压和漏极电压施加到行控制电路系统520/620和列控制电路系统510/610中的晶体管。两者都具有增加可以由控制电路系统供应给交叉点阵列的可用电压和可用电流的影响。如果选择过程由能够提供所请求的电流而不是所请求的电压的电路系统执行，则较高的可用电压使得能够提供较高的电流，这进而允许将较高的电压施加到所选择的单元。
[0114]
步骤1605确定设备是否通过测试。测试可以由例如系统控制逻辑部件560/660执行，而在其他实施方案中，可以在系统中以较高的电平执行。例如，如果测试涉及ecc码字的解码，则该测试可以在控制器102处执行，以便使用ecc引擎226/256。对于简单的读取操作，测试可以仅仅是通过检测电流是以低电阻水平还是高电阻水平流过存储器单元，来查看存储器单元的子集或该子集的某个阈值数目是否未能接通。
[0115]
如果读取测试用于读取存储预定模式的一组存储器单元的实施方案，则该测试可以是系统控制逻辑部件560/660中的比较，以仅将所读取的数据与所存储的已知模式的数据进行比较。例如，系统控制逻辑部件560/660可以在寄存器561/661中维持数据模式的副本。然后，步骤1605的确定可以基于所读取的数据是与模式匹配，还是在阈值位错误率内匹配。
[0116]
如果在步骤1605处一个或多个存储器阵列通过了v
阈值
读取测试，则上电过程可以完成，并且可以在步骤1611处执行阵列被上电所针对的读取、编程或其他操作。相反，如果在步骤1605处测试未通过，则在步骤1607处，系统控制逻辑部件560/660可以通知控制器
102和/或主机120可能已存在过度的v
阈值
漂移。在步骤1611处，数据然后在步骤1609处重新加载，这可以如上文关于图15的步骤1509所述来执行。根据实施方案，在步骤1607和步骤1609处有多个变型形式可用。例如，响应于步骤1607处的通知，控制器102或主机120可以指示存储器500/600前进并且在步骤1609处重新加载数据之前或代替在步骤1609处重新加载数据，尝试读取或以其他方式访问存储器。例如，如果使用降低的读取电压和/或电流电平来执行测试，则可以以电压电平和/或电流电平的标准水平或甚至升高的水平来尝试访问。由于重新加载可能花费大量时间，因此主机120或控制器102可以决定等待并且一旦重新加载数据就继续步骤1611处的访问，或者可以决定取消操作或从冗余存储位置(如果可用)访问该数据。在一些实施方案中，重新加载能够以优先化方式执行，其中首先重新加载要访问的数据并且将其提供给主机，然后在可能是后台操作的操作中在其他地址处重新加载数据。
[0117]
在另一组实施方案中，可以使用断电跟踪方法。在该方法中，控制器102、系统或(如果也不掉电)控制逻辑部件560/660可以使用其片上序列id来跟踪“断开”时间或由设备禁用的时间，诸如通过维护并且定期更新时间戳，从而跟踪断开时间的持续时间以确定未通电时间是否过长。在其他实施方案中，断电时间可以被记录，诸如在存储器设备的系统控制逻辑部件560/660上的寄存器561/661中或者以系统或控制器102的级别，并且在上电时作为模式寄存器读取以确定断电时间是否过长。如果自从前一次掉电以来的时间超过某个阈值，诸如3个月，则控制器102、主机120或系统控制逻辑部件560/660可以确定v
阈值
是否可能已过度增加，并且决定重新加载数据而不是依赖所存储的数据，因为数据的位错误率ber可能过度增加，并且除非重新加载否则不能恢复。
[0118]
图17是用于通过断电跟踪方法基于存储器设备掉电的时间量来确定是否存在过度的v
阈值
漂移的一个实施方案的流程图。步骤1701可以与图16的步骤1601在很大程度上相同，步骤1703的上电序列的更典型部分也可以如此。步骤1703与步骤1603的不同之处将在于存储器如何确定v
阈值
值是否可能已漂移过多。
[0119]
更具体地讲，在步骤1703中，使用断电跟踪方法。如上面两段所讨论的，控制器102、系统或(如果也不掉电)控制逻辑部件560/660可以通过维护并且定期更新时间戳或者通过记录通电时间(例如通过使用寄存器561/661或者以系统或控制器102的级别)来跟踪“断开”时间，并且在上电时作为模式寄存器读取以确定断电时间是否过长。步骤1705确定设备是否通过测试，其中测试可以由例如系统控制逻辑部件560/660执行，而在其他实施方案中，可以在系统中以较高的电平执行。在图17的实施方案中，测试基于自从前一次掉电以来的时间，并且确定其是否超过某个阈值，诸如3个月。在步骤1705处，控制器102、主机120或系统控制逻辑部件560/660可以确定实耗时间的v
阈值
值是否已超过阈值。基于步骤1705的结果，流程可以继续进行到步骤1707、1709和1711，它们可以如上文关于图16的步骤1607、1609和1611所述。
[0120]
图18是结合图16和图17的方法的实施方案的流程图。存储器系统有时将具有分配给功率规程的指定时间量。图16的过程涉及阵列上的存储器单元的一部分的读取，这通常比确定自从访问存储器设备以来的最后时间以来的时间量更耗时。在图18的混合方法中，首先检查图17的基于时间的方法，并且如果实耗时间超过阈值，则执行基于读取的测试。
[0121]
在图18的流程中，步骤1801、1803和1805可以如上文关于步骤1701、1703和1705所
述，不同的是如果步骤1805的测试通过，则流程转到步骤1815(其可以如上文关于图16的步骤1611或图17的步骤1711所述)，而如果测试未通过，则流程转到步骤1807。在步骤1807和步骤1809中执行基于读取的测试。在步骤1807处读取所选择的一组存储器单元，其中这可以如上文关于图17的步骤1703的上电序列的该部分所讨论的。步骤1809执行基于读取的测试，这可以如上文关于图16的步骤1605所述。如上文所讨论的，在一些实施方案中，响应于确定阈值开关选择器的阈值电压已漂移到过高的值，用于接通阈值开关选择器的可用电压从第一最大值增加到第二最大值，存储器管芯上的所有选择器发生循环，用于接通选择器的可用电压返回到第一最大值，并且数据被重新加载到阵列中。如果步骤1809的测试通过，则流程可以转到步骤1815；如果步骤1809的测试未通过，则流程转到步骤1811和1813，它们可以如上文关于图16的步骤1607和1609所述。
[0122]
根据第一组方面，装置包括控制电路，该控制电路被配置为连接到多个非易失性存储器单元的一个或多个阵列，每个存储器单元包括与阈值开关选择器串联连接的可编程电阻式元件，该阈值开关选择器被配置为响应于施加超过对应阈值电压的电压电平而变得导电。该控制电路被配置为：针对访问操作使一个或多个阵列上电；在使一个或多个阵列上电之后，对所述阵列的存储器单元中的一个或多个存储器单元执行访问操作；以及使一个或多个阵列掉电。该控制电路还被配置为接着前一次使一个或多个阵列掉电在为了执行访问操作而使所述一个或多个阵列上电以之后，且在执行该访问操作之前，确定阈值选择设备的阈值电压是否表现出过度漂移；以及响应于确定阈值选择设备的阈值电压表现出过度漂移，将数据重新加载到一个或多个阵列。
[0123]
在附加的方面，方法包括使存储器阵列掉电，该存储器阵列包括多个存储器单元，每个存储器单元包括与阈值开关选择器串联连接的可编程电阻元件，该阈值开关选择器被配置为响应于施加超过对应阈值电压的电压电平而变得导电。该方法还包括随后使存储器阵列上电，该上电包括确定阈值开关选择器的阈值电压是否已漂移到过高的值。响应于确定阈值开关选择器的阈值电压已漂移到过高的值，重新加载存储在存储器阵列中的数据。
[0124]
在另一组方面，非易失性存储器设备包括存储器阵列和连接到该存储器阵列的一个或多个控制电路。该存储器阵列具有交叉点架构、位于阵列的每个交叉点处的存储器单元，这些存储器单元中的每一个存储器单元均包括与阈值开关选择器串联连接的磁阻式随机存取存储器(mram)存储器设备，该阈值开关选择器被配置为响应于施加超过对应阈值电压的电压电平而变得导电。一个或多个控制电路被配置为作为上电过程的一部分确定阈值开关选择器的阈值电压是否已漂移到过高的值，并且响应于确定阈值开关选择器的阈值电压已漂移到过高的值，重新加载存储在存储器阵列中的数据。
[0125]
出于本文件的目的，说明书中提到“实施方案”、“一个实施方案”、“一些实施方案”或“另一个实施方案”可用于描述不同的实施方案或相同的实施方案。
[0126]
出于本文件的目的，连接可为直接连接或间接连接(例如，经由一个或多个其他部件)。在一些情况下，当元件被提及连接或耦接到另一个元件时，该元件可直接连接至另一个元件，或者经由居间元件间接连接至另一个元件。当元件被提及直接连接至另一个元件时，则在该元件与另一个元件之间没有居间元件。如果两个设备是直接连接或间接连接的，则两个设备是“通信”的，使得它们能够在它们之间进行电子信号通信。
[0127]
出于本文档的目的，术语“基于”可理解为“至少部分地基于”。
[0128]
出于本文档的目的，在没有附加上下文的情况下，诸如“第一”对象、“第二”对象和“第三”对象的数字术语的使用可能不意味着对象的排序，而是可用于识别目的以识别不同的对象。
[0129]
出于本文档的目的，对象的术语“组”可指一个或多个对象的“组”。
[0130]
出于说明和描述的目的，已提供了上述详细描述。其并非旨在详尽的或旨在限制本发明所公开的精确形式。根据以上教导内容，很多修改和变型都是可能的。选择所述实施方案以便最好地解释所建议的技术的原理及其实际应用，从而使本领域的其他技术人员能够在各种实施方案中和适合于设想的具体使用的各种修改中最好地利用它。本发明的范围旨在由所附权利要求书限定。

技术特征：

1.一种装置，包括：控制电路，所述控制电路被配置为连接到多个非易失性存储器单元的一个或多个阵列，每个存储器单元包括与阈值开关选择器串联连接的可编程电阻式元件，所述阈值开关选择器被配置为响应于施加超过对应阈值电压的电压电平而变得导电，所述控制电路被配置为：针对访问操作使所述一个或多个阵列上电；在使所述一个或多个阵列上电之后，对所述阵列的所述存储器单元中的一个或多个存储器单元执行所述访问操作；使所述一个或多个阵列掉电；接着前一次使所述一个或多个阵列掉电在为了执行访问操作而使所述一个或多个阵列上电之后，且在执行所述访问操作之前，确定所述阈值选择设备的所述阈值电压是否表现出过度漂移；以及响应于确定所述阈值选择设备的所述阈值电压表现出过度漂移，将数据重新加载到所述一个或多个阵列。2.根据权利要求1所述的装置，其中所述控制电路形成在控制管芯上，所述装置还包括：存储器管芯，所述存储器管芯包括非易失性存储器单元的所述一个或多个阵列，所述存储器管芯与所述控制管芯单独形成并且接合到所述控制管芯。3.根据权利要求1所述的装置，还包括所述一个或多个存储器阵列，所述一个或多个存储器阵列中的每一个存储器阵列包括：一条或多条第一导电线；一条或多条第二导电线；和所述多个存储器单元，所述多个存储器单元各自连接在所述第一导电线中的对应一条与所述第二导电线中的一条之间。4.根据权利要求3所述的装置，其中：所述电阻式元件是磁阻式随机存取存储器(mram)存储器设备。5.根据权利要求3所述的装置，其中：所述电阻式元件是电阻式随机存取存储器(reram)存储器设备。6.根据权利要求3所述的装置，其中：所述电阻元件是相变存储器(pcm)存储器设备。7.根据权利要求3所述的装置，其中所述控制电路被进一步配置为：向所选择的多个所述存储器单元施加第一读取电压；确定所选择的多个所述存储器单元是否响应于所施加的第一读取电压而导电；以及基于所选择的多个所述存储器单元是否响应于所施加的第一读取电压而导电来确定所述阈值选择设备的所述阈值电压是否表现出过度漂移。8.根据权利要求7所述的装置，其中所述第一读取电压是比用于读取操作中以确定存储在所述存储器单元中的数据状态的电压电平更低的电压电平。9.根据权利要求7所述的装置，其中所述第一读取电压是比用于读取操作中以确定存储在所述存储器单元中的数据状态的电压电平更高的电压电平。
10.根据权利要求3所述的装置，其中所述控制电路被进一步配置为：对所述存储器单元的子集执行读取操作；将从所述存储器单元的子集读取的数据与已知模式进行比较；以及基于将从所述存储器单元的子集读取的所述数据与所述已知模式进行比较，确定所述阈值选择设备的所述阈值电压是否表现出过度漂移。11.根据权利要求3所述的装置，其中所述控制电路被进一步配置为：确定为了执行访问操作使所述一个或多个阵列上电与前一次使所述一个或多个阵列掉电之间的时间的时间值；以及基于所确定的时间值来确定所述阈值选择设备的所述阈值电压是否表现出过度漂移。12.根据权利要求1所述的装置，其中所述控制电路被进一步配置为：响应于确定所述阈值选择设备的所述阈值电压表现出过度漂移，通知与所述装置连接的主机所述阈值选择设备表现出过度漂移，并且其中所述将数据重新加载到所述一个或多个存储器阵列是响应于主机命令进行的，所述主机命令响应于所述主机被通知所述阈值选择设备表现出过度漂移。13.一种方法，包括：使存储器阵列掉电，所述存储器阵列包括多个存储器单元，所述多个存储器单元各自包括与阈值开关选择器串联连接的可编程电阻元件，所述阈值开关选择器被配置为响应于施加超过对应阈值电压的电压电平而变得导电；随后使所述存储器阵列上电，所述上电包括：确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值；以及响应于确定所述阈值开关选择器的所述阈值电压已漂移到过高的值，重新加载存储在所述存储器阵列中的数据。14.根据权利要求13所述的方法，其中确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值包括：将读取电压施加到所述存储器单元的子集；确定响应于所述读取电压而导电的所述存储器单元的子集的数量；以及基于响应于所述读取电压而导电的所述存储器单元的子集的数量，确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值。15.根据权利要求13所述的方法，其中确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值包括：读取所述存储器单元的预定子集；执行读取所述存储器单元的所述预定子集的结果与已知模式的比较；以及基于所述比较来确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值。16.根据权利要求13所述的方法，其中确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值包括：确定所述存储器阵列的上电过程与前一次掉电之间的时间的时间值；确定所述时间值是否超过阈值；以及基于所述时间值是否超过所述阈值来确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值。
17.一种非易失性存储器设备，包括：存储器阵列，所述存储器阵列具有交叉点架构、位于所述阵列的每个交叉点处的存储器单元，所述存储器单元中的每一个存储器单元均包括与阈值开关选择器串联连接的磁阻式随机存取存储器(mram)存储器设备，所述阈值开关选择器被配置为响应于施加超过对应阈值电压的电压电平而变得导电；和一个或多个控制电路，所述一个或多个控制电路连接到所述存储器阵列并且被配置为作为上电过程的一部分确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值，并且响应于确定所述阈值开关选择器的所述阈值电压已漂移到过高的值，重新加载存储在所述存储器阵列中的数据。18.根据权利要求17所述的非易失性存储器设备，其中所述一个或多个控制电路被进一步配置为：将读取电压施加到所述存储器单元的子集；确定响应于所述读取电压而导电的所述存储器单元的子集的数量；以及基于响应于所述读取电压而导电的所述存储器单元的子集的数量，确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值。19.根据权利要求17所述的非易失性存储器设备，其中所述一个或多个控制电路被进一步配置为：读取所述存储器单元的预定子集；执行读取所述存储器单元的所述预定子集的结果与已知模式的比较；以及基于所述比较来确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值。20.根据权利要求17所述的非易失性存储器设备，其中所述一个或多个控制电路被进一步配置为：确定所述存储器阵列的上电过程与前一次掉电之间的时间的时间值；确定所述时间值是否超过阈值；以及基于所述时间值是否超过所述阈值来确定所述阈值开关选择器的所述阈值电压是否已漂移到过高的值。

技术总结

本发明题为“具有阈值开关选择器的交叉点存储器中的断电恢复”。在具有交叉点结构的存储器阵列中，在每个交叉点结处，可编程电阻式存储器元件诸如MRAM存储器单元与阈值开关选择器诸如双向阈值开关串联连接。当施加高于阈值电压的电压时，该阈值开关选择器切换到导电状态。当长时间掉电时，该阈值电压可能向上漂移。如果该漂移过度，则这可能使得该存储器单元难以访问，并且在所存储的数据值被访问时可能对其造成干扰。呈现了用于确定电压阈值的过度漂移是否可能已发生的技术，包括基于读取的测试和基于时间的测试。测试和基于时间的测试。测试和基于时间的测试。