QLC数据编程的制作方法

qlc数据编程
1.相关申请的交叉引用
2.本技术要求2020年11月3日提交的美国临时专利申请序列号63/109,114的权益，该美国临时专利申请以引用方式并入本文。

背景技术：

技术领域
3.本公开的实施方案整体涉及改进对数据存储设备诸如固态驱动器(ssd)的编程。
4.相关领域的描述
5.编程或写入数据可能需要两个写入阶段：模糊和精细。在模糊-精细编程中，要写入的位不能仅写入一次。相反，数据需要首先通过模糊编程写入，在模糊编程中提供电压脉冲以将当前状态推送到解析度较高状态，但并非完全解析状态。精细编程在模糊编程之后的一个时间点执行，以在完全解析状态下再次写入数据。
6.在将数据编程或写入到数据存储设备的相应位置时，可能会累积编程失败，诸如位误差。为了修复编程失败，由误差校正引擎(诸如奇偶引擎或低密度奇偶校验(ldpc)引擎)生成异或(xor)奇偶数据。xor奇偶数据存储在数据写入的每个位置中。例如，如果将数据精细编程到第一非易失性存储器设备，则首先将数据编程到易失性存储器设备高速缓存或第二非易失性存储器设备高速缓存。然后将数据模糊编程到第一非易失性存储器设备。在完成对第一非易失性存储器设备的模糊编程之后，将数据精细编程到第一非易失性存储器设备。xor奇偶数据可以与编程数据一起生成并存储在数据编程序列的每个位置中，诸如易失性存储器设备高速缓存、第二非易失性存储器设备高速缓存、对第一非易失性存储器设备的模糊编程以及对第一非易失性存储器设备的精细编程中。xor奇偶数据在先前提及的每个存储器设备中的累积增加了xor奇偶开销，并且减少了数据存储设备中用户数据的过度供应或容量。
7.因此，本领域需要改进对非易失性存储器的编程，同时减小xor奇偶开销并保持或增加数据存储设备的可靠性。

技术实现要素：

8.本公开整体涉及改进对数据存储设备诸如固态驱动器(ssd)的编程。第一存储器设备具有第一xor元素，并且第二存储器设备具有第二xor元素。该第一xor元素与该第一存储器设备的容量的比率基本上小于该第二xor元素与该第二存储器设备的容量的比率。用于发现编程失败的读取验证操作在字线与字线的基础上、在擦除块与擦除块的基础上或者在字线与字线的基础和擦除块与擦除块的基础两者上执行。因为这些编程失败在对该第二存储器设备编程之前被发现并修复，所以该第二xor元素可显著地减小。
9.在一个实施方案中，数据存储设备包括：一个或多个存储器设备，该一个或多个存储器设备包括一个或多个超级块，其中该一个或多个超级块中的每个超级块包括多条字
线；和控制器，该控制器耦接到该一个或多个存储器设备。该控制器被配置为将数据写入到该多条字线中的第一字线，将数据写入到该多条字线中的第二字线，对该第一字线执行读取验证操作，并且对该第二字线执行读取验证操作，其中该第一字线和该第二字线中的至少一者不包括xor奇偶元素。
10.在另一个实施方案中，数据存储设备包括：一个或多个存储器设备，该一个或多个存储器设备包括一个或多个超级块，其中该一个或多个超级块中的每个超级块包括多个擦除块，并且其中该多个擦除块中的每个擦除块包括多条字线。该数据存储设备还包括：耦接到该一个或多个存储器设备的控制器。该控制器被配置为：将数据写入到该一个或多个存储器设备中的至少一个存储器设备的该多个擦除块中的第一擦除块的该多条字线，其中该多条字线中的一部分(less than all)字线包括xor元素，并且在整个该第一擦除块已被编程之后对该第一擦除块的该多条字线中的一部分字线执行读取验证操作。
11.在另一个实施方案中，数据存储设备包括：第一存储器设备，该第一存储器设备具有用于第一xor元素的第一xor存储容量，其中该第一xor存储容量相对于存储在该第一存储器设备中的数据是第一比率。该数据存储设备还包括：第二存储器设备，该第二存储器设备具有用于第二xor元素的第二xor存储容量，其中该第二xor存储容量相对于存储在该第二存储器设备中的数据是第二比率，并且其中该第二比率不同于该第一比率。该数据存储设备还包括：易失性存储器和耦接到该第一存储器设备和该第二存储器设备的控制器装置。
附图说明
12.因此，通过参考实施方案，可以获得详细理解本公开的上述特征的方式、本公开的更具体描述、上述简要概述，所述实施方案中的一些在附图中示出。然而，应当注意的是，附图仅示出了本公开的典型实施方案并且因此不应视为限制其范围，因为本公开可以允许其他同等有效的实施方案。
13.图1是示出根据所公开的实施方案的存储系统的示意性框图，其中数据存储设备可以用作主机设备的存储设备。
14.图2是根据所公开的实施方案的调度模糊-精细编程的示意图。
15.图3是根据所公开的实施方案的具有超级块的完全管芯冗余的水平异或(xor)方案的示意图。
16.图4是根据所公开的实施方案的多级单元中的异或(xor)的可能选项的图示。
17.图5a和图5b是根据所公开的实施方案的各种编程失败类型的图示。
18.图6a和图6b是根据所公开的实施方案的超级块的减少的水平异或(xor)方案的示意图。
19.图7是根据所公开的实施方案的超级块的减少的水平异或(xor)方案的示意图。
20.图8是根据所公开的实施方案的超级块的减少的竖直异或(xor)方案的示意图。
21.图9是示出根据所公开的实施方案的执行模糊-精细编程的方法的流程图。
22.为了有助于理解，在可能的情况下，使用相同的参考标号来表示附图中共有的相同元件。可以设想是，在一个实施方案中公开的元件可以有利地用于其他实施方案而无需具体叙述。
具体实施方式
23.在下文中，参考本公开的实施方案。然而，应当理解的是，本公开不限于具体描述的实施方案。相反，思考以下特征和元件的任何组合(无论是否与不同实施方案相关)以实现和实践本公开。此外，尽管本公开的实施方案可以实现优于其他可能解决方案和/或优于现有技术的优点，但是否通过给定实施方案来实现特定优点不是对本公开的限制。因此，以下方面、特征、实施方案和优点仅是说明性的，并且不被认为是所附权利要求书的要素或限制，除非在权利要求书中明确地叙述。同样地，对“本公开”的引用不应当被解释为本文公开的任何发明主题的概括，并且不应当被认为是所附权利要求书的要素或限制，除非在权利要求书中明确地叙述。
24.本公开整体涉及改进对数据存储设备诸如固态驱动器(ssd)的编程。第一存储器设备具有第一xor元素，并且第二存储器设备具有第二xor元素。第一xor元素与第一存储器设备的容量的比率基本上小于第二xor元素与第二存储器设备的容量的比率。用于发现编程失败的读取验证操作在字线与字线的基础上、在擦除块与擦除块的基础上或者在字线与字线的基础和擦除块与擦除块的基础两者上执行。因为这些编程失败在对该第二存储器设备编程之前被发现并修复，所以该第二xor元素可显著地减小。
25.图1是示出根据所公开的实施方案的存储系统100的示意性框图，其中数据存储设备106可以用作主机设备104的存储设备。例如，主机设备104可以利用包括在数据存储设备106中的非易失性存储器(nvm)110来存储和检索数据。主机设备104包括主机dram 138。在一些示例中，存储系统100可以包括可作为存储阵列工作的多个存储设备，诸如数据存储设备106。例如，存储系统100可以包括多个数据存储设备106，其被配置为共同用作主机设备104的大容量存储设备的廉价/独立磁盘(raid)冗余阵列。
26.存储系统100包括主机设备104，该主机设备可以向一个或多个存储设备诸如数据存储设备106存储数据和/或从其检索数据。如图1所示，主机设备104可以经由接口114与数据存储设备106通信。主机设备104可以包括多种设备中的任何一种，包括计算机服务器、网络附接存储(nas)单元、台式计算机、笔记本(即膝上型)计算机、平板计算机、机顶盒、电话手机诸如所谓的“智能”电话、所谓的“智能”平板电脑、电视、相机、显示设备、数字媒体播放器、视频游戏控制台、视频流设备或能够从数据存储设备发送或接收数据的其它设备。
27.数据存储设备106包括控制器108、nvm 110、电源111、易失性存储器112、接口114和写入缓冲器116。在一些示例中，为了清楚起见，数据存储设备106可以包括图1中未示出的附加部件。例如，数据存储设备106可以包括印刷电路板(pcb)，数据存储设备106的部件机械地附接到该印刷电路板，并且该印刷电路板包括电互连数据存储设备106的部件等的导电迹线。在一些示例中，数据存储设备106的物理尺寸和连接器配置可以符合一个或多个标准形状因数。一些示例性标准形状因子包括但不限于3.5”数据存储设备(例如，hdd或ssd)、2.5”数据存储设备、1.8”数据存储设备、外围部件互连(pci)、pci扩展(pci-x)、pci express(pcie)(例如，pcie x1、x4、x8、x16、pcie mini卡、minipci等)。在一些示例中，数据存储设备106可以直接耦接(例如，直接焊接)到主机设备104的母板。
28.数据存储设备106的接口114可以包括用于与主机设备104交换数据的数据总线和用于与主机设备104交换命令的控制总线中的一者或两者。接口114可以根据任何合适的协议操作。例如，接口114可以根据以下协议中的一个或多个协议来操作：高级技术附件(ata)
(例如，串行ata(sata)和并行ata(pata))、光纤信道协议(fcp)、小型计算机系统接口(scsi)、串行附接scsi(sas)、pci和pcie、非易失性存储器express(nvme)、opencapi、genz、高速缓存相干接口加速器(ccix)、开放信道ssd(ocssd)等。接口114的电连接(例如，数据总线、控制总线或两者)电连接到控制器108，从而提供主机设备104与控制器108之间的电连接，允许在主机设备104与控制器108之间交换数据。在一些示例中，接口114的电连接还可以允许数据存储设备106从主机设备104接收电力。例如，如图1所示，电源111可以经由接口114从主机设备104接收电力。
29.nvm 110可以包括多个存储器设备或存储单元。nvm 110可以被配置为存储和/或检索数据。例如，nvm 110的存储单元可以接收数据并且从控制器108接收指示存储单元存储数据的消息。类似地，nvm 110的存储单元可以从控制器108接收指示存储单元检索数据的消息。在一些示例中，存储单元中的每个存储单元可以被称为管芯。在一些示例中，单个物理芯片可以包括多个管芯(即，多个存储单元)。在一些示例中，每个存储单元可以被配置为存储相对大量的数据(例如，128mb、256mb、512mb、1gb、2gb、4gb、8gb、16gb、32gb、64gb、128gb、256gb、512gb、1tb等)。
30.在一些示例中，nvm 110的每个存储单元可以包括任何类型的非易失性存储器设备，诸如闪存存储器设备、相变存储器(pcm)设备、电阻随机存取存储器(reram)设备、磁阻随机存取存储器(mram)设备、铁电随机存取存储器(f-ram)、全息存储器设备、以及任何其它类型的非易失性存储器设备。
31.nvm 110可以包括多个闪存存储器设备或存储单元。nvm闪存存储器设备可以包括基于nand或nor的闪存存储器设备，并且可以基于包含在用于每个闪存存储器单元的晶体管的浮栅中的电荷来存储数据。在nvm闪存存储器设备中，闪存存储器设备可以被分成多个管芯，其中多个管芯中的每个管芯包括多个块，这些块可以进一步被分成多个页面。特定存储器设备内的多个块中的每个块可以包括多个nvm单元。nvm单元的行可以使用字线来电连接以限定多个页面中的页面。多个页面中的每个页面中的相应单元可以电连接到相应位线。此外，nvm闪存存储器设备可以是2d或3d设备，并且可以是单级单元(slc)、多级单元(mlc)、三级单元(tlc)或四级单元(qlc)。控制器108可能以页面等级向nvm闪存存储器设备写入数据以及从nvm闪存存储器设备读取数据，并且以块等级从nvm闪存存储器设备擦除数据。
32.数据存储设备106包括电源111，其可以向数据存储设备106的一个或多个部件提供电力。当以标准模式操作时，电源111可以使用由外部设备诸如主机设备104提供的电力向一个或多个部件供电。例如，电源111可以使用经由接口114从主机设备104接收的电力向一个或多个部件供电。在一些示例中，电源111可以包括一个或多个电力存储部件，其被配置为当以关闭模式操作时向一个或多个部件供电，诸如在停止从外部设备接收电力的情况下。以这种方式，电源111可以用作机载备用电源。一个或多个电力存储部件的一些示例包括但不限于电容器、超级电容器、电池等。在一些示例中，可以由一个或多个电力存储部件存储的电量可以是一个或多个电力存储部件的成本和/或尺寸(例如，面积/体积)的函数。换句话说，随着由一个或多个电力存储部件存储的电量增加，一个或多个电力存储部件的成本和/或尺寸也增加。
33.数据存储设备106还包括易失性存储器112，其可以由控制器108用来存储信息。易
失性存储器112可以包括一个或多个易失性存储器设备。在一些示例中，控制器108可以使用易失性存储器112作为高速缓存。例如，控制器108可以将高速缓存的信息存储在易失性存储器112中，直到高速缓存的信息被写入非易失性存储器110。如图1所示，易失性存储器112可以消耗从电源111接收的电力。易失性存储器112的示例包括但不限于随机存取存储器(ram)、动态随机存取存储器(dram)、静态ram(sram)和同步动态ram(sdram(例如，ddr1、ddr2、ddr3、ddr3l、lpddr3、ddr4、lpddr4等))。
34.数据存储设备106包括控制器108，其可以管理数据存储设备106的一个或多个操作。例如，控制器108可以管理从nvm 110读取数据和/或将数据写入该nvm 110。在一些实施方案中，当数据存储设备106从主机设备104接收写入命令时，控制器108可以发起数据存储命令以将数据存储到该nvm 110并且监测数据存储命令的进度。控制器108可以确定存储系统100的至少一个操作特性，并且将至少一个操作特性存储到该nvm 110。在一些实施方案中，当数据存储设备106从主机设备104接收到写入命令时，控制器108在将数据发送至nvm 110之前将与写入命令相关联的数据临时地存储在内部存储器或写入缓冲器116中。
35.图2是根据所公开的实施方案的调度模糊-精细编程的示意图。前端(fe)模块202包括第一xor引擎204和第一静态随机存取存储器(sram)206。主机数据可最初递送到fe模块202。数据经过第一xor引擎204并写入到第一sram 206。第一xor引擎204在写入到sram206之前生成xor奇偶信息。异或(xor)奇偶信息用于提高用于存储数据的存储设备的可靠性，诸如使得能够对往返于nvm的数据写入失败或数据读取失败进行数据恢复，或者使得能够进行数据恢复以防电力丢失。存储设备可以是图1的数据存储设备106。可通过使用基于存储到存储设备的数据生成或计算的xor奇偶信息来提供可靠性。第一xor引擎204可以生成要写入到第一sram 206的第一奇偶流。第一sram 206可以包含数据可写入到的多个管芯。
36.第二闪存管理器(fm2)模块210包括编码器212、第二sram 216、解码器214和第二xor引擎，其中第二xor引擎被配置为生成要写入到第二sram 216的第二奇偶流。解码器214可包括低档(lg)解码器和高档(hg)解码器。lg解码器可以实现低功率位翻转算法，诸如低密度奇偶校验(ldpc)算法。lg解码器可用于解码数据并校正位翻转，其中这种数据具有低误码率(ber)。hg解码器可以实现全功率解码和误差校正算法，这些算法可在lg解码器未能解码和校正数据中的位翻转时启动。hg解码器可用于在这种数据具有高ber的情况下校正位翻转。另选地，fm2可用组合的fe-fm单片替换。
37.例如，编码器212和解码器214(包括lg解码器和hg解码器)可以包括处理电路或处理器(具有存储可由处理器执行的计算机可读程序代码(例如，固件)的计算机可读介质)、逻辑电路、专用集成电路(asic)、可编程逻辑控制器、嵌入式微控制器、它们的组合，等等。在一些示例中，编码器212和解码器214与存储控制器分开，并且在其它示例中，编码器212和解码器214嵌入在存储控制器中或是存储控制器的一部分。在一些示例中，lg解码器是硬化电路，诸如逻辑电路、asic等等。在一些示例中，hg解码器可以是软解码器(例如，由处理器实现)。数据可以在解码器214处解码之后写入到第二sram 216。第二sram 216处的数据可以进一步递送到编码器212，如以下所论述。
38.存储器设备220可以是nand存储器设备。存储器设备220可以包括slc存储器222和mlc存储器224。应当理解，本文所论述的实施方案适用于任何多级单元存储器，诸如mlc存
储器、tlc存储器或qlc存储器。mlc存储器只是示例性的。slc存储器、mlc存储器、tlc存储器、qlc存储器和plc存储器根据存储器单元可以接受的位数来命名。例如，slc存储器可以接受每个存储器单元一位，并且qlc存储器可以接受每个存储器单元四位。每个位在存储设备上寄存为1或0。另外，虽然slc存储器被例示为存储器设备，但是还可以设想是slc存储器可以用2位单元或mlc存储器替换。
39.此外，slc存储器222包括slc异或(xor)分区226，其中slc xor分区226存储奇偶数据或xor数据。类似地，mlc存储器224包括第一mlc xor分区228a和第二mlc xor分区228b，其中出于示例性目的，第一mlc xor分区228a和第二mlc xor分区228b可以统称为mlc xor分区228。在一些实施方案中，mlc存储器224不包括mlc xor分区228。在其它实施方案中，mlc存储器224包括第一mlc xor分区228a和任选地第二mlc xor分区228b。应当理解，当mlc存储器224包括第一mlc xor分区228a和第二mlc xor分区228b时，mlc xor分区228可以是连续的，使得第一mlc xor分区228a与第二mlc xor分区228b之间的区别用于示意性目的。
40.主机数据被写入到fe模块202的第一sram 206。当主机数据被写入到第一sram 206时，可以在fe模块202的第一xor引擎204处同时生成第一xor奇偶数据。主机数据和所生成的第一xor奇偶数据从第一sram 206传递到编码器212以沿着流1进行编码。主机数据被编码并写入到slc存储器222。同样地，所生成的第一xor奇偶数据被编码并且沿着流2写入到存储器设备220的slc xor分区226。slc存储器222可以是存储器设备220的专用于在电力损失事件的情况下保护数据的区域。对slc存储器222的编程和对mlc存储器224的编程被解耦，这可以允许增加调度灵活性和性能。可以进一步将主机数据从slc存储器222分类到mlc存储器224的多个流或擦除块。
41.在流3处，在解码器214处从slc存储器222读取主机数据。在解码器214处解码主机数据之后，主机数据沿着流4写入到fm2 210的第二sram 216，其中在fm2 210的第二xor引擎232处进一步针对主机数据生成第二xor奇偶数据。主机数据和第二xor奇偶数据经过编码器212以沿着流5进行编码，并且沿着流6模糊写入到mlc存储器224和mlc xor分区228的相应位置。在模糊写入期间，控制器可以选择性地选取要读取的数据，以便允许将数据分类到相关的一个或多个流中。
42.主机数据和所生成的第二xor奇偶数据进一步沿着流7从第二sram216传输到dram 230。在一个实施方案中，流5和流7同时发生。在另一个实施方案中，流5在流7之前发生。dram 230可以是存储设备诸如图1的存储设备106的附加易失性存储器。此外，dram 230可以对(例如，临时缓冲器)主机数据和第二xor奇偶数据进行分级，直到与主机数据相关联的相关字线可以被精细写入为止。主机数据和第二xor奇偶数据进一步从dram 230传输到编码器212以沿着流8进行编码。在被编码之后，主机数据和第二xor奇偶数据沿着流9精细写入到mlc存储器224和mlc xor分区228的相应位置。
43.图3是根据所公开的实施方案的具有超级块300的完全管芯冗余的水平异或(xor)方案的示意图。超级块300包括多个管芯(例如，管芯0-管芯7)和多条字线(wl)(例如，wl 0-wl 95)。所列出的管芯和字线的数量并非旨在进行限制，而是被示出以例示可能的实施方案。例如，超级块可以包括约32个管芯和多于或少于约96个wl。多个管芯中的每个管芯包括由pl0指示的第一平面和由pl1指示的第二平面。此外，多条字线中的每条字线包括四个串(str)。每条字线的串的数量是基于超级块的存储器单元的类型。例如，qlc存储器包括每条
字线四个串，tlc存储器包括每条字线三个串，并且slc存储器包括每条字线一个串。
44.超级块300可以是区名称空间架构的示例，该区名称空间架构包括用于数据的七个管芯和用于xor奇偶数据的第八管芯。超级块300的管芯7与xor奇偶数据302相关联。因为管芯7仅包括xor奇偶数据302，所以xor奇偶数据302可以恢复另一个失效管芯304，诸如管芯1，其中恢复另一个失效管芯304包括恢复失效管芯的全部数据(即，完全管芯冗余)。此外，因为每个串诸如wl 0的串2横跨八个管芯中的每个管芯，所以每个串包括16个平面。因为管芯7包括xor奇偶数据302，所以奇偶组比为约1:7，其中xor奇偶数据开销为约12.5％(即，1/8)。所列出的值并非旨在进行限制，而是提供可能实施方案的示例。
45.图4是根据所公开的实施方案的多级单元中的异或(xor)的可能选项的图示。不可校正的误差校正码(uecc)数据误差的源包括编程状态失败(psf)、静默编程失败和与磨损和数据保持相关的随机失败。psf和静默编程失败可以与位失败比(bfr)和/或编程擦除(pe)循环相关联。磨损和dr相关的随机失败可以与扇区失败比(sfr)相关联。
[0046]“xor奇偶”列示出了每个实施方案中包括的xor奇偶的类型。例如，完全管芯冗余(fdr)可以恢复整个失效管芯。然而，与fdr相关联的xor奇偶数据可能需要超级块中的大量存储空间，从而减少了可以存储在超级块中的数据量。xor奇偶数据或用于多个误差校正码(ecc)码字的任何其它奇偶方案诸如低密度奇偶校验(ldpc)可以用于恢复失败的数据位。例如，当失败位计数(fbc)大于阈值时，控制器诸如图1的控制器108可以利用xor奇偶数据来恢复失败位，使得与失败位相关联的数据不包括失败位。
[0047]
数据误差的另一个示例是编程失败，其中编程失败尺寸从一个wl-串-平面到2-擦除块失败两个平面而变化。与fbc误差不同，在xor奇偶数据和ldpc两者可以用于校正fbc误差的情况下，xor奇偶数据和类似奇偶方案可以用于校正编程失败。可以通过在超级块的不同位置中写入数据来修复编程失败，诸如psf。例如，当单元具有不可接受的误码率(uber)时，控制器可以避免将数据编程到具有uber的单元。然而，静默编程失败可能无法被控制器检测到，并且不被觉察地被传递到nvm，诸如图1的nvm 110。静默编程失败可能导致降低数据存储设备诸如图1的数据存储设备106的可靠性的双重误差、三重误差或更高误差。
[0048]
为了保护用户数据免于由于编程失败所致的失败，xor奇偶数据方案需要足够大(即，低xor奇偶比)以防止先前描述的编程失败和未描述但设想的任何编程失败的任何组合，并且也具有正确的几何结构。然而，xor奇偶数据方案尺寸具有局限性。例如，通过增大xor奇偶数据方案的尺寸，更少用户数据或任何其它数据可以存储在nvm中，原因是xor奇偶数据占用nvm中的更多内存，其中更多内存可以用来存储更多用户数据。
[0049]“额外措施”列是指数据在高速缓存或缓冲器中的临时存储或者用于校验和修复误差的读取验证/增强后写入读取(epwr)的等级。例如，缓冲器或高速缓存可以存储写入到超级块的数据的至多最后两条字线(2wl深度)。当将另一条字线写入到超级块时，存储在缓冲器或高速缓存中的最后两条字线中最旧的字线被释放，使得释放字线是指擦除数据。此外，读取验证/epwr等级是指读取验证/epwr操作的频率。例如，字线的读取验证/epwr等级表示在字线被编程之后，发生读取验证/epwr操作。
[0050]
如图4所示，每当存在附加固件(fw)读取验证/epwr校验时，xor奇偶比减小。例如，在第一fw读取验证/epwr校验实施方案404处，在将数据从slc存储器诸如图2的slc存储器222复制到mlc存储器诸如图2的mlc存储器224的情况下，xor奇偶比为约1:127。作为比较，
无额外校验实施方案402所具有的xor奇偶比为约1:63。第一fw读取验证/epwr校验实施方案404包括字线的读取验证/epwr等级。此外，高速缓存或缓冲器存储写入到超级块的数据的最后两条字线(例如，2wl深度)。通过进一步执行读取验证/epwr校验，诸如第四fw读取验证/epwr校验实施方案406，xor奇偶比可以基本上减小到约0，其中缓冲器或高速缓存存储写入到超级块的最后擦除块，并且读取验证/epwr操作在每当字线、擦除块或字线和擦除块两者被编程之后发生。
[0051]
如果不需要校正psf，则可以减少xor奇偶数据比以及开销。例如，如果数据(诸如写入的至多最后两条字线或编程的最后擦除块)在源块(诸如slc存储器、缓冲器和/或高速缓存)中仍可用，则可以越过psf失败对源块中的数据进行编程。在另一个示例中，临时xor奇偶数据可以存储在缓冲器、高速缓存和/或易失性存储器(诸如图1的易失性存储器112)中，其中就psf而言，每个高速缓存的xor条(即一个管芯、最后两条字线)的一个xor奇偶元素(即，xor奇偶数据)可以被修复。
[0052]
此外，如果无需修复静默编程失败，则可以减少xor奇偶数据比以及开销。例如，如果数据(诸如写入的至多最后两条字线或编程的最后擦除块)在源块(诸如slc存储器、缓冲器和/或高速缓存)中仍可用，则可以越过psf失败对源块中的数据进行编程。此外，如果附加fw读取验证/epwr操作通过寻静默编程失败类型的错误签名来检测静默编程失败，则可以减少xor奇偶比和开销。参考图2，slc存储器222和slc xor分区226的xor奇偶比可以是约1:7，其中对于xor奇偶数据的每1个管芯，7个管芯适合于数据。同样地，mlc存储器224和mlc xor分区228(组合的第一mlc xor分区228a和第二mlc xor分区228b)的xor奇偶比可以是约1:7。然而，通过对编程到mlc存储器224的数据执行附加fw读取验证/epwr操作，mlc存储器224和mlc xor分区228的xor奇偶比可以是约1:15、约1:31、约1:63、约1:127、约1:255、约1:383等，其中mlc xor分区228包括第一mlc xor分区228a。可以设想，mlc存储器224和mlc xor分区228的xor奇偶比可以是约0，其中没有xor奇偶数据存储在mlc xor分区228中。
[0053]
例如，当写入到mlc存储器的超级块时，可以针对静默编程失败校验每条字线。在一些实施方案中，还针对静默编程失败校验字线的每个平面和/或每个串。尽管操作的开销可能较大，但静默编程失败不会被不被察觉地编程到mlc存储器。此外，因为每条字线被校验，所以可以将仅最小数量的字线(诸如至多约两条字线)存储在缓冲器、高速缓存和/或易失性存储器中。因此，将字线从存储位置复制到mlc存储器的等待时间或将字线从存储位置释放的等待时间可以忽略不计或可以是小的。
[0054]
在另一个示例中，fw读取验证/epwr操作可以针对整个擦除块失败进行校验。当针对整个擦除块失败进行校验时，在对擦除块进行编程结束时仅需要校验几条字线，从而使得操作的开销小于校验每条字线的操作的开销。在一个实施方案中，所校验的字线的数量可以是约两条字线，其中所校验的约两条字线是所编程的擦除块的最后字线。然而，因为在到mlc存储器的擦除块编程完成时校验擦除块，所以可能需要将与擦除块的数据相关联的源块存储在slc存储器、缓冲器和/或高速缓存中。因为存储与擦除块相关联的源块大于存储编程到mlc存储器的最后两条字线，所以从相关位置释放源块的等待时间可能大于释放至多约两条字线的等待时间。
[0055]
在又一个示例中，fw读取验证/epwr操作可以针对擦除块失败和字线失败两者进行校验。在擦除块已被编程到mlc存储器之后，针对字线失败校验擦除块的每条字线。在一
些实施方案中，针对编程失败校验字线的每个平面和/或每个串。因为在到mlc存储器的擦除块编程完成时校验擦除块的每条字线，所以可能需要将与擦除块的数据相关联的源块存储在slc存储器、缓冲器和/或高速缓存中。因为存储与擦除块相关联的源块大于存储编程到mlc存储器的最后两条字线，所以从相关位置释放源块的等待时间可能大于释放至多约两条字线的等待时间。尽管操作的开销可能大于先前两个示例，但静默编程失败可能不会被不被察觉地传递到mlc存储器，从而使得能够最大程度地减少xor奇偶数据，其中所存储的xor奇偶数据可以是最小值或基本上约为零。在一些实施方案中，所存储的唯一xor奇偶数据可以用于磨损和dr相关的随机失败。
[0056]
图5a和图5b是根据所公开的实施方案的各种编程失败类型的图示。应当理解，图5a和图5b共同代表单个图，该单个图分成标记为图5a和图5b的两个页面。静默误差(即，静默编程失败)不包括任何psf失败。因此，静默误差可以被传递到mlc存储器，诸如图2的mlc存储器224。然而，如图5a和图5b的其它示例所示，通过包括具有psf的至少一个单元，控制器可以注意到误差，并且控制器可以利用xor奇偶数据、ldpc等校正误差。各种编程失败类型可以是uecc/短路和psf。在一些实施方案中，编程失败是沿着超级块的边界，诸如所编程的最后字线(即，wl(n))和/或所编程的最后串(即，s3)。通过实现读取验证/epwr操作，诸如图4中所描述的读取验证/epwr操作，图5a和图5b所示的编程失败可能不会被编程到mlc存储器。可以设想，未示出的其它失败类型适用于本文所述的实施方案。
[0057]
图6a和图6b是根据所公开的实施方案的超级块600、650的减少的水平异或(xor)方案的示意图。图3的超级块300的各方面可以类似于图6a的超级块600和图6b的超级块650。尽管例示了超级块方案，但可以设想，所公开的实施方案可以适用于非超级块方案。超级块方案可以是指跨多个管芯的数据分条，以便实现更高等级的并行性。非超级块方案可以是指跨单个管芯的数据分条。此外，应当理解，虽然例示了水平xor方案，但是实施方案可以适用于减少的竖直xor方案。根据水平xor方案，xor奇偶组/条水平地横跨数据条，使得用xor奇偶数据对水平数据条的最后块或块集进行编程。xor奇偶数据可以防止相应水平数据条的数据失败。根据竖直xor奇偶方案，xor奇偶组竖直地横跨单个平面，例如，使得用xor奇偶数据对平面的最后块或平面的块集进行编程。xor奇偶数据可以防止相应竖直数据条的数据失败。
[0058]
与图3的超级块300不同，当与超级块300相比时，超级块600(具体地，管芯7)所具有的xor奇偶数据减少了约50％。xor奇偶数据602可以位于单个管芯的单个平面(诸如管芯7的pl1)上。与超级块600类似，当与超级块300相比时，超级块650所具有的xor奇偶数据减少了约50％。然而，不是在单个管芯的单个平面上具有xor奇偶数据，而是可以将xor奇偶数据602存储在交替串上，诸如存储在wl0的str1和str3上，其中xor奇偶数据602存储在单个管芯(诸如管芯7)的pl0和pl1两者上。同样地，1:15奇偶组652示出了奇偶性(p)可以位于交替字线上的情况。
[0059]
减少的xor奇偶数据可能是由于附加读取验证/epwr操作以针对psf和静默编程失败进行校验。超级块600、650的约50％xor奇偶数据可以仅恢复管芯604的块或平面，而非整个管芯失败。奇偶组比可以是约1:15而非如先前图3中所示的1:7。然而，因为对超级块的编程字线和/或擦除块执行附加读取验证/epwr操作，所以uber可以显著地小于不具有对超级块的字线和/或擦除块未执行的附加读取验证/epwr操作的超级块的编程字线和/或擦除
块。
[0060]
图7是根据所公开的实施方案的超级块700的减少的水平异或(xor)方案的示意图。图6b的超级块650的各方面可以类似于超级块700。尽管例示了超级块方案，但可以设想，所公开的实施方案可以适用于非超级块方案。此外，应当理解，虽然例示了竖直xor方案，但实施方案可以适用于减少的水平xor方案。例如，超级块700具有1:15奇偶组比，其中xor奇偶数据702存储在交替串上。关于超级块700，第四字线wl3的第四串str3正被编程。由于编程失败所致而处于风险中的数据是两个先前编程的字线wl2和wl1。然而，将wl2和wl1的数据的源块存储在slc存储器(诸如图2的slc存储器222)中。wl0可以被视为“安全的”，其中成功的读取验证/epwr操作(诸如图4中所描述的读取验证/epwr操作)已在wl0的数据上完成。编程失败704(psf和静默编程失败两者)可仍然存在于wl1、wl2和wl3中，原因是读取验证/epwr操作尚未被执行。
[0061]
图8是根据所公开的实施方案的超级块800的减少的竖直异或(xor)方案的示意图。尽管例示了超级块方案，但可以设想，所公开的实施方案可以适用于非超级块方案。此外，应当理解，虽然例示了竖直xor方案，但实施方案可以适用于减少的水平xor方案。超级块800例示了如图4所示的1:383奇偶组方案，其中1:383是指针对包括96条字线和8个管芯的qlc存储器中的383个其它单元的1个xor奇偶数据。在一些示例中，每个超级块的奇偶组的数量可以减少到超级块的一半或四分之一，使得超级块包括约2个与约4个之间的奇偶组。例如，奇偶组中的每个奇偶组可以防止相应管芯和邻近的相邻管芯的数据失败。
[0062]
并非将xor奇偶数据编程到每条字线的最后管芯，而是将xor奇偶数据802编程到最后字线的最后串，使得xor奇偶数据保护每个平面和/或管芯的先前字线和先前串。在一些示例中，xor奇偶数据802可以存储在易失性存储器(诸如图1的易失性存储器112)中，直到对先前串和字线的编程完成为止，以便保持对超级块的顺序编程。
[0063]
在一个示例中，xor奇偶数据可以沿着相同管芯和/或平面保护，使得管芯7、pl1、wl 95、str3中的第一xor奇偶数据806可以保护管芯7、pl0、wl0、str1中的第四位置808d。在另一个示例中，管芯7、pl1、wl 95、str3中的第一xor奇偶数据806可以保护分散的单元组，诸如第一位置808a、第二位置808b、第三位置808c和第四位置808d。此外，易失性存储器和/或nvm(诸如图2的slc存储器222)可以存储数据的最后擦除块，使得第一擦除块804可以被恢复。
[0064]
图9是示出根据所公开的实施方案的模糊-精细编程的方法900的流程图。在框902处，控制器诸如图1的控制器108接收写入命令。在框904处，控制器执行到非易失性存储器诸如图2的mlc存储器224的模糊/精细编程。可以将与精细编程相关联的数据写入到nvm的一条或多条字线(诸如第一字线和第二字线)或者nvm的擦除块。
[0065]
在框906处，数据源(即，与框902处的写入命令相关联的数据)保持在易失性存储器(诸如图1的易失性存储器112)和/或nvm(诸如图2的slc存储器222)中，其中数据源可以存储精细编程或写入到nvm的至多最后约两条字线或精细编程到nvm的最后擦除块。在框908处，对精细编程到nvm的数据进行读取验证操作。读取验证操作可以是增强后写入读取操作。此外，可以对先前编程的最后两条字线(诸如第一字线和第二字线)、先前写入的最后擦除块或先前写入的最后擦除块的每条字线进行读取验证操作。读取验证操作针对编程失
败，诸如psf、静默编程失败等进行校验。
[0066]
在框910处，控制器确定读取验证操作是否成功。如果在框910处读取验证操作不成功(即，存在编程失败)，则在框912处，将存储在slc存储器中的数据源复制到mlc存储器，其中将数据复制到mlc存储器是精细编程。在框908处，控制器然后对复制的数据执行读取验证操作。然而，如果在框910处读取验证操作成功，则在框914处用数据编程的xor奇偶数据的量减少，使得所编程的xor奇偶数据可以是以先前方法编程的xor奇偶数据的约50％。所编程的xor奇偶数据的量可以取决于所执行的编程冗余的等级，诸如先前在图4中描述的不同冗余等级。
[0067]
例如，当将数据编程到mlc存储器时，跨多条字线中的每条字线的管芯的平面可以包括xor奇偶元素(即，xor奇偶数据)。多条字线包括多个串，其中将xor奇偶元素写入到管芯的交替串，并且多个串中的至少一个串不包括xor奇偶数据。在成功的读取验证操作之后，不是用xor奇偶数据对整个管芯进行编程，而是用xor奇偶数据对约一半管芯进行编程。应当理解，减少的xor奇偶数据方案可以是减少的水平奇偶方案、减少的竖直奇偶方案或先前提及的方案的组合。此外，在一些示例中，减少的竖直奇偶方案可以是分散的竖直奇偶方案，使得xor奇偶数据确实保护每个管芯的每个平面的不同单元或位。在一些实施方案中，slc存储器和qlc存储器可能不具有相同xor奇偶方案。例如，slc存储器具有第一比率，其中第一比率为约1:7奇偶组比，并且mlc存储器具有第二比率，其中第二比率为约1:15奇偶组比。此外，在一些示例中，mlc存储器可以不具有任何xor奇偶数据，诸如图4中描述的第四fw读取验证/epwr校验实施方案406。
[0068]
在框916处，从slc存储器、缓冲器和/或高速缓存释放与成功的读取验证操作的数据相关联的数据源。在框918处，完成精细编程。
[0069]
通过诸如在字线与字线的基础上、在擦除块的基础上或在擦除块的每条字线的基础上对非易失性存储器的不同层级执行读取验证操作，并且将数据源存储在slc存储器、缓冲器和/或高速缓存中，可以减小到nvm的精细编程的xor奇偶数据的尺寸，并且可以增加数据的可靠性。
[0070]
在一个实施方案中，数据存储设备包括：一个或多个存储器设备，该一个或多个存储器设备包括一个或多个超级块，其中该一个或多个超级块中的每个超级块包括多条字线；和控制器，该控制器耦接到该一个或多个存储器设备。该控制器被配置为将数据写入到该多条字线中的第一字线，将数据写入到该多条字线中的第二字线，对该第一字线执行读取验证操作，并且对该第二字线执行读取验证操作，其中该第一字线和该第二字线中的至少一者不包括xor奇偶元素。
[0071]
该多条字线中的每条字线包括多个串。该多个串中的至少一个串不包括异或(xor)数据。该一个或多个存储器设备中的至少一个存储器设备是多级单元(mlc)存储器，并且该一个或多个存储器设备中的另一个存储器设备是单级单元(slc)存储器。首先将该数据写入到slc存储器，并且然后将该数据写入到该mlc存储器。该一个或多个存储器设备包括多个管芯。该多个管芯中的每个管芯包括第一平面和第二平面。该多个平面中的至少一个平面包括异或(xor)数据。该slc存储器的至多约两条字线包括写入到该mlc存储器的数据。该读取验证操作是增强后写入读取(epwr)
[0072]
在另一个实施方案中，数据存储设备包括：一个或多个存储器设备，该一个或多个
存储器设备包括一个或多个超级块，其中该一个或多个超级块中的每个超级块包括多个擦除块，并且其中该多个擦除块中的每个擦除块包括多条字线。该数据存储设备还包括：耦接到该一个或多个存储器设备的控制器。该控制器被配置为：将数据写入到该一个或多个存储器设备中的至少一个存储器设备的该多个擦除块中的第一擦除块的该多条字线，其中该多条字线中的一部分字线包括xor元素，并且在整个该第一擦除块已被编程之后对该第一擦除块的该多条字线中的一部分字线执行读取验证操作。
[0073]
该一个或多个存储器设备中的至少一个存储器设备是多级单元(mlc)存储器，并且该一个或多个存储器设备中的另一个存储器设备是单级单元(slc)存储器。在对该mlc存储器的整个该擦除块执行成功的读取验证操作之后，释放写入到slc存储器的数据。当该读取验证操作不成功时，将写入到该slc存储器的该数据重新写入到该mlc存储器的第二擦除块。该一个或多个存储器设备包括一个或多个管芯，每个管芯包括第一平面和第二平面，其中每个平面包括一个或多个擦除块。该控制器进一步被配置为对全部该多条字线和全部该多个擦除块中的至少一者执行读取验证操作，其中该读取验证操作是增强后写入读取。该执行读取验证操作包括针对编程失败校验该多条字线中的每条字线和该多个擦除块中的每个擦除块中的至少一者。该xor元素是完全管芯冗余、完全平面冗余和擦除块冗余中的至少一者。
[0074]
在另一个实施方案中，数据存储设备包括：第一存储器设备，该第一存储器设备具有用于第一xor元素的第一xor存储容量，其中该第一xor存储容量相对于存储在该第一存储器设备中的数据是第一比率。该数据存储设备还包括：第二存储器设备，该第二存储器设备具有用于第二xor元素的第二xor存储容量，其中该第二xor存储容量相对于存储在该第二存储器设备中的数据是第二比率，并且其中该第二比率不同于该第一比率。该数据存储设备还包括：易失性存储器和耦接到该第一存储器设备和该第二存储器设备的控制器装置。
[0075]
该易失性存储器是随机存取存储器(ram)。该第一存储器设备是单级单元(slc)存储器，并且该第二存储器设备是多级单元(mlc)存储器。该第一存储器设备和该第二存储器设备各自包括：多个管芯，该多个管芯包括第一平面和第二平面，其中该第一平面和该第二平面各自包括多个擦除块；和多个超级块，该多个超级块包括多条字线，其中该多条字线中的每条字线包括多个串。该控制器装置包括：用于执行读取验证操作以检测编程失败的装置，其中该读取验证操作是增强后写入读取；用于将数据源保持在该第一存储器设备和该易失性存储器中的至少一者中的装置；和用于生成第一xor元素和第二xor元素的装置，其中该第二xor元素不同于该第一xor元素。该第二比率基本上小于该第一比率。该用于执行读取验证操作的装置包括：针对编程失败校验该多条字线中的每条字线，针对编程失败校验该多个擦除块中的每个擦除块，或者针对编程失败校验该多条字线中的每条字线和该多个擦除块中的每个擦除块两者。该数据源包括：写入到该第二存储器设备的数据的至多两条字线，当针对编程失败校验该多条字线中的每条字线时；和擦除块，当针对编程失败校验该多个擦除块中的每个擦除块，或者针对编程校验该多条字线中的每条字线和该多个擦除块中的每个擦除块两者时。该控制器装置被配置为对该第一存储器设备和该第二存储器设备的每条字线执行增强后写入读取(epwr)。该控制器装置被配置为对该第一存储器设备的一部分字线执行增强后写入读取(epwr)。该第一存储器设备和该第二存储器设备中的至少
一者包括第一字线和与该第一字线相邻的第二字线，其中该控制器装置被配置为对该第二字线执行增强后写入读取(epwr)，而不对该第一字线执行epwr。与该第二存储器设备相比，该第一存储器设备具有不同xor方案。
[0076]
虽然前述内容针对本公开的实施方案，但是可以在不脱离本公开的基本范围的情况下设想本公开的其他和另外的实施方案，并且本公开的范围由所附权利要求书确定。

技术特征：

1.一种数据存储设备，所述数据存储设备包括：一个或多个存储器设备，所述一个或多个存储器设备包括一个或多个超级块，其中所述一个或多个超级块中的每个超级块包括多条字线；和控制器，所述控制器耦接到所述一个或多个存储器设备，其中所述控制器被配置为：将数据写入到所述多条字线中的第一字线；将数据写入到所述多条字线中的第二字线；对所述第一字线执行读取验证操作；以及对所述第二字线执行读取验证操作，其中所述第一字线和所述第二字线中的至少一者不包括xor奇偶元素。2.根据权利要求1所述的数据存储设备，其中，所述多条字线中的每条字线包括多个串。3.根据权利要求2所述的数据存储设备，其中，所述多个串中的至少一个串不包括异或(xor)数据。4.根据权利要求1所述的数据存储设备，其中，所述一个或多个存储器设备中的至少一个存储器设备是多级单元(mlc)存储器，并且所述一个或多个存储器设备中的另一个存储器设备是单级单元(slc)存储器，并且其中首先将所述数据写入到所述slc存储器，并且然后将所述数据写入到所述mlc存储器。5.根据权利要求4所述的数据存储设备，其中，所述一个或多个存储器设备包括多个管芯，并且其中所述多个管芯中的每个管芯包括第一平面和第二平面。6.根据权利要求5所述的数据存储设备，其中，所述第一平面和所述第二平面中的至少一个平面包括异或(xor)数据。7.根据权利要求4所述的数据存储设备，其中，所述slc存储器的至多约两条字线包括写入到所述mlc存储器的数据。8.根据权利要求1所述的数据存储设备，其中，所述读取验证操作是增强后写入读取(epwr)。9.一种数据存储设备，所述数据存储设备包括：一个或多个存储器设备，所述一个或多个存储器设备包括一个或多个超级块，其中所述一个或多个超级块中的每个超级块包括多个擦除块，并且其中所述多个擦除块中的每个擦除块包括多条字线；和控制器，所述控制器耦接到所述一个或多个存储器设备，其中所述控制器被配置为：将数据写入到所述一个或多个存储器设备中的至少一个存储器设备的所述多个擦除块中的第一擦除块的所述多条字线，其中所述多条字线中的一部分字线包括xor元素；以及在整个所述第一擦除块已被编程之后，对所述第一擦除块的所述多条字线中的一部分字线执行读取验证操作。10.根据权利要求9所述的数据存储设备，其中，所述一个或多个存储器设备中的至少一个存储器设备是多级单元(mlc)存储器，并且所述一个或多个存储器设备中的另一个存储器设备是单级单元(slc)存储器，并且其中在对所述mlc存储器的整个所述擦除块执行成功的读取验证操作之后释放写入到所述slc存储器的所述数据。11.根据权利要求10所述的数据存储设备，其中，当所述读取验证操作不成功时，将写
入到所述slc存储器的所述数据重新写入到所述mlc存储器的第二擦除块。12.根据权利要求10所述的数据存储设备，其中，所述一个或多个存储器设备包括一个或多个管芯，每个管芯包括第一平面和第二平面，其中每个平面包括一个或多个擦除块。13.根据权利要求12所述的数据存储设备，其中，所述控制器被进一步配置为：对全部所述多条字线和全部所述多个擦除块中的至少一者执行读取验证操作，其中所述读取验证操作是增强后写入读取，并且其中执行读取验证操作包括：针对编程失败校验所述多条字线中的每条字线和所述多个擦除块中的每个擦除块中的至少一者。14.根据权利要求9所述的数据存储设备，其中，所述xor元素是完全管芯冗余、完全平面冗余和擦除块冗余中的至少一者。15.一种数据存储设备，所述数据存储设备包括：第一存储器设备，所述第一存储器设备具有用于第一xor元素的第一xor存储容量，其中所述第一xor存储容量相对于存储在所述第一存储器设备中的数据是第一比率；第二存储器设备，所述第二存储器设备具有用于第二xor元素的第二xor存储容量，其中所述第二xor存储容量相对于存储在所述第二存储器设备中的数据是第二比率，并且其中所述第二比率不同于所述第一比率；易失性存储器；和控制器装置，所述控制器装置耦接到所述第一存储器设备和所述第二存储器设备。16.根据权利要求15所述的数据存储设备，其中，所述易失性存储器是随机存取存储器(ram)，其中所述第一存储器设备是单级单元(slc)存储器，并且所述第二存储器设备是多级单元(mlc)存储器，并且其中所述第一存储器设备和所述第二存储器设备各自包括：多个管芯，所述多个管芯包括第一平面和第二平面，其中所述第一平面和所述第二平面各自包括多个擦除块；和多个超级块，所述多个超级块包括多条字线，其中所述多条字线中的每条字线包括多个串。17.根据权利要求16所述的数据存储设备，其中，所述控制器装置包括：用于执行读取验证操作以检测编程失败的装置，其中所述读取验证操作是增强后写入读取；用于将数据源保持在所述第一存储器设备和所述易失性存储器中的至少一者中的装置；和用于生成第一xor元素和第二xor元素的装置，其中所述第二xor元素不同于所述第一xor元素。18.根据权利要求17所述的数据存储设备，其中，所述用于执行读取验证操作的装置包括：针对编程失败校验所述多条字线中的每条字线，针对编程失败校验所述多个擦除块中的每个擦除块，或者针对编程失败校验所述多条字线中的每条字线和所述多个擦除块中的每个擦除块两者。19.根据权利要求18所述的数据存储设备，其中，所述数据源包括：写入到所述第二存储器设备的数据的至多两条字线，当针对编程失败校验所述多条字线中的每条字线时；和
写入到所述第二存储器设备的数据的擦除块，当针对编程失败校验所述多个擦除块中的每个擦除块，或者针对编程失败校验所述多条字线中的每条字线和所述多个擦除块中的每个擦除块两者时。20.根据权利要求15所述的数据存储设备，其中，所述第二比率基本上小于所述第一比率。21.根据权利要求15所述的数据存储设备，其中，所述控制器装置被配置为对所述第一存储器设备和所述第二存储器设备的每条字线执行增强后写入读取(epwr)。22.根据权利要求15所述的数据存储设备，其中，所述控制器装置被配置为对所述第一存储器设备的一部分字线执行增强后写入读取(epwr)。23.根据权利要求15所述的数据存储设备，其中，所述第一存储器设备和所述第二存储器设备中的至少一者包括第一字线和与所述第一字线相邻的第二字线，其中所述控制器装置被配置为对所述第二字线执行增强后写入读取(epwr)，而不对所述第一字线执行epwr。24.根据权利要求15所述的数据存储设备，其中，与所述第二存储器设备相比，所述第一存储器设备具有不同xor方案。

技术总结

本发明题为“QLC数据编程”。本公开整体涉及改进对数据存储设备诸如固态驱动器(SSD)的编程。第一存储器设备具有第一XOR元素，并且第二存储器设备具有第二XOR元素。该第一XOR元素与该第一存储器设备的容量的比率基本上小于该第二XOR元素与该第二存储器设备的容量的比率。用于发现编程失败的读取验证操作在字线与字线的基础上、在擦除块与擦除块的基础上或者在字线与字线的基础和擦除块与擦除块的基础两者上执行。因为这些编程失败在对该第二存储器设备编程之前被发现并修复，所以该第二XOR元素可显著地减小。元素可显著地减小。元素可显著地减小。