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JTAG电路设计规范(V1.0)深圳市金鹏飞科技发展有限公司 前言
abs-210本技术设计规范根据国家标准和原邮电部标准以及国际标准IEEE STD 1149.1系列标准编制而成。
1、目的
目前，使用的芯片中越来越多的CPU、EPLD、FPGA、DSP以及一些专用芯片（如ATM层专用芯片）等提供符合IEEE 1149.1的JTAG测试口，但很多设计人员不了解JTAG，对JTAG 口的处理较为随意。JTAG电路的设计没有引起设计人员足够的重视，是较易被忽视的一个环节，这种忽视给产品埋下了不稳定的隐患，甚至导致了严重的问题（参见附录：JTAG使用案例），极大地影响了产品的稳定和竞争力的提高。 本规范基于统一设计人员对JTAG电路的认识，尽可能统一公司产品中JTAG的电路设计，提高产品的可靠性、稳定性，增强核心设计的竞争力。
2、范围
本规范适用于产品中所有具有符合IEEE Std 1149.1规范设计的JTAG器件的应用设计，可用于指导JTAG的应用设计、开发、中试、生产。 3、定义
JTAG：Joint Test Action Group，联合测试行动组合；
TAP：Test Access Port，测试存取通道；
TCK：Test ClocK input ，测试时钟输入；
TMS：Test Mode Select input，测试模式输入，在TCK的上升沿取样，具有内部上拉； TDI：Test Data Input，测试数据输入，在TCK的上升沿取样，具有内部上拉；
TDO：Test Data Output，测试数据输出，三态，TCK下降沿时改变并被驱动输出；
TRST：Test ReSeT input，异步复位TAP控制器为Test-Logic-Reset状态，具有内部上拉，低有效，不能用于初始化芯片内系统逻辑。
4、JTAG功能介绍
符合IEEE STD 1149.1 的JTAG测试口，是芯片制造商为开发者预留的在线仿真口，同时也是边缘扫描测试技术的一种应用。 发泡聚苯乙烯
边缘扫描测试的基本思想是在靠近器件的每一个输入/输出（I/O）管脚处增加一个移位寄存器单元和锁存器单元，在测试期间，这些寄存器单元用于控制输入管脚的状态，并读出输出管脚的状态，利用这种思想进行测试。在正常工作期间，这些附加的移位寄存器单元不影响电路的工作。JTAG内部结构图如图1（黄的是移位寄存器，天蓝的是锁存寄存器）：
图1 JTAG内部结构图
IEEE 1149.1标准将边缘扫描测试的硬件单元分成四类：测试存取通道（TAP）、TAP控制器、指令寄存器（IR）、测试数据寄存器（TDR）。其中测试存取通道即是能完成边缘扫描测试的五个专用引出管脚（一般只有四个）即：测试时钟输入线（TCK）、测试方式选择输入线（TMS）、测试数据输入线（TDI）、测试数据输出线（TDO）、测试复位输入线（/TRST），其中/TRST是可选的，利用这五个管脚就能完成互连及功能测试。需要注意的是，我们现在采用的某些芯片，JTAG引脚并没有完全按照IEEE Std 1149.1设计，如TI公司的DSP：TMS320 C6000的JTAG引脚还多了EMU0和EMU1脚。 另外部分边界扫描器件还有边界扫描功能使能端，如PEB20320的65脚(TEST)，AMD的ELANSC400的Y11(BNDSCNEN)，该管脚为高时，方可使能边界扫描功能，设计时应通过电阻(1K)下拉，并要设计预留测试点。对于此类芯片，在使用时一定要认真阅读手册。
JTAG测试口主要有以下几个功能：
测试装配在印制板或者其他板面上的集成电路之间的互连性；
测试集成电路自身功能；
器件正常工作时观测或修改管脚的状态；
5、JTAG引脚接法规定
因JTAG测试口在集成电路正常工作时不但观测而且可以修改管脚的状态，所以如果我们对JTAG引脚不做任何处理的话，由于系统的干扰，易造成芯片不能正常工作，给产品的稳定可靠带来隐患。故规定如下：
5.1、为了提高系统的可测试性，对芯片JTAG五个引脚的处理禁止拉死（直接与电源或地相连）；
5.2、禁止按照芯片手册中“when not being used”的情况进行设置；
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5.3、每个引脚必须引出相应的测试点，以便ICT测试；
5.4、对可编程器件（如XILINX的XC4000、XILINX5000系列）的JTAG测试口以及其他多功能器件的JTAG测试口，在设计时，原则上只用作测试用，不要复用为一般I/O，否则会给生产测试带来不便，不得已采用的特殊情况下必须保留测试的功能；
5.5、对于JTAG五个引脚的接法规定如下：
1）TDI： 建议上拉。
上拉电阻阻值的选择可以参照具体器件手册，如果器件手册没有指明，一般选取4.7K，注意不能小于1K。
2）TDO： 不用上下拉。
TDO悬空，但必须引出测试点，同时设计中应避免将TDO脚作为I/O脚。
3）TMS：须上拉。
上拉电阻阻值的选择可以参照具体器件手册，如果器件手册没有指明，一般选取4.7K，注意不能小于1K。
4）TCK：建议下拉，1K。
首先参照器件手册确定采用上拉或下拉。若器件手册未给出电路，须下拉，下拉电阻可选取1K。
5）/TRST：须下拉，1K。
首先参照器件手册确定采用上拉或下拉。对于器件要求与上电复位引脚相连的情况，应充分考虑其工作的安全性，最好是断开，分别接上/下拉电阻。 对于可编程器件，如FPGA，调试时需要通过JTAG口进行编程，由于/TRST的接法已经固定，需根据实际情况进行上拉、下拉的调试临时配置。
JTAG测试口的初始态是test logic reset状态，它要进入其他状态必须满足状态机迁移要求，我们的保护就是要防止它随机进入其他状态。将/TRST下拉，不是强行使TAP测试口进
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入test logic reset状态，而是防止他的状态机在上电冲击或运行中从test logic reset 状态迁移出去。
终上所述，JTAG测试引脚接法如图2所示：
JTAG引脚互联，形成菊花链模式，以减少测试点。如图3所示：
图3 建议JTAG菊花链接法申智惠
由于TDO仅在扫描时才有输出，正常情况下为高阻，所以图2考虑只是在器件的TDI端有内部上拉这个前提下得出的。对于器件的TDI端无内部上拉的特殊情况，则需要如图4联接：
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