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韦紫菱; 常郝
【期刊名称】《《电子世界》》
【年(卷),期】2019(000)015
【总页数】3页(P122-123,126)
【作 者】韦紫菱; 常郝
【作者单位】安徽财经大学计算机科学与技术系
【正文语种】中 文
煤矿井下定位设备随着纳米制造技术和集成电路系统的高速发展，超大规模集成电路（VLSI）的内部结构越来越复杂，其测试难度越来越大、测试成本越来越高，本文对目前广泛应用的超大规模集成电路测试技术进行了总结和分类，分析了他们的特性和适用范畴，为今后对VLSI测试技术的研究提供了有效的理论依据。
1. 引言
随着纳米制造技术和集成电路系统的高速发展，电路规模日益增大，超大规模集成电路（VLSI）的内部结构越来越复杂，其测试难度越来越大、测试成本越来越高，VLSI制造过程总开销中测试开销所占比例不断增加，并且超大规模集成电路的测试用过去常规的测试方法已经无法测试出故障或者测试的成本已经超出了测试的意义，于是对VLSI测试技术的研究和优化成为了测试工程师们研究的热点。 目前一个VLSI芯片的实现过程主要需要五个过程：首先从用户那确定需求，审查之后进入书写功能模范阶段，再次审查之后就会进入设计和测试开发，通过设计验证之后就开始加工制造，之后只有通过了工艺过程测试和失效模式分析才可以进行生产测试阶段，而本文所说的“测试”就是对加工制造过程的测试，通过分析上述芯片的生产过程可知，测试穿插在制造过程中的每一个进程，并不止是在芯片制造后才进行，是芯片制造过程中一个必不可少、至关重要的过程，生产测试之后会再次进行失效模式分析，当再次通过失效模式分析，就会成为用户手上一个功能强大的超大规模集成电路芯片。
VLSI测试就是在输入端发送多个测试信号，通过比较输出端的输出结果与预期的无故障电
路的正确输出结果，如果比较结果相同则表示该测试电路无故障，不相同则表示电路有故障，并且可以通过分析测试电路的输出结果得到故障的类型。显而易见，超大规模集成电路的品质和测试电路与测试技术联系紧密。
本文对目前广泛应用的超大规模集成电路测试技术进行了总结和分类，分析了他们的特性和适用范畴，为今后对VLSI测试技术的研究提供了较为完整和有效的理论基础。
2. VLSI测试技术pvc面膜
2.1 测试产生技术
测试产生技术在过去是一种专门针对门级固定型故障而应用广泛的测试技术，并且可以较为精准地检测出在门级固定型故障电路中的各种故障问题。门级测试产生技术的出现非常早，D算法（J.P.Roth,“Diagnosis of Automata Failures:A Calculusand a Method,”IBM Journal of Research and Development,July 1966；J.P.Roth,W.G.Bouricious,and P.R.Schneider,“Programmed Algorithms to Compute Tests to Detect and Distinguish Between Failures in Logic Circuits,” Electronic Computers,October 1167,V
ol.EC-15,No.10,pp.567-579）就是由Roth在1966年提出的经典测试产生算法，是第一个比较完整的测试产生算法。在这之后，科学家们不断努力一直在改进优化测试产生算法，提出的PODEM算法（P.Goel,“An Implicit Enumeration Algorithm to Generate Tests for Combinational Logic Circuits,” Computers,March 1981）在D算法的基础上提高了搜索速度，而这之后被提出的FAN算法（H.Fujiwara and T,Shimono,“On the Acceleration of Test Generation Algorithms,” Conputers,December 1983）又在其基础上进行扩展，加速了搜索过程。到二十世纪末推出的门级组合电路ATPG系统（I.Hamzaoglu and J.H.Patel,“New techniques for deterministic test generation,”J,Electron.Testing:Theory and Applications,1999）的计算效率已经相当高，门级测试产生技术已经非常有效，任何一种测试产生算法都可以解决激励故障和传播故障这俩个问题，这也是成为一个确定地测试产生算法必须的要求。
随着VLSI的发展，门级测试技术已经无法适用，测试产生技术需要向更高层发展，于是近几年对于测试产生技术的研究方向是将其测试方法应用于行为级，其中RTL测试技术收到广泛关注，成为研究热点。
2.2 时延测试技术
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VLSI中传输延迟的结果是限制了其数字系统时钟频率的提高。由于VLSI的工作频率较高，电路中非常小的物理故障都有可能导致错误的时延，使电路无法维持正确的工作频率，于是无法正常工作，所以数字电路时间特性的正确性在超大规模集成电路中十分重要，如何确保其正确性是时延测试技术研究的原因和动力。一个完整的时延测试技术需要可以测试出被测电路中任何通路的传输延迟，或者验证出其延迟不超过系统时钟周期。
最早提出时延故障（M.A.Breuer,“The effect of races,delays and delay faults on test generation,” Computers,1974）的是M.A.Breuer，他指出时延故障会导致当输入端的输入值在某些情况下，电路的输出端无法在有限的时间内得到正确的输出值。我国也对时延测试技术做了一系列的研究，研究方法主要在通路精简方面，中科院计算所的李忠诚研究员就提出了一种在时延测试预处理方面十分有效、识别非强健不可测的通路时延故障的方法（Zhongcheng Li,Yinghua Min,and R.K.Brayton，“Efficient Identification of Non-Robustly Untestable Path Delay Faults,”IEEE Int.Test Conf.,Nov.1997），并且我国还提出了一种可变双观测点的时延测试方法（Huawei Li，Zhongcheng Li,and Yinghua Min,“Reduction of Number of Paths to be Tested in Delay Testing,”Journal of Electronic Testing:Theory and Applications,2000）。目前时延测试既可以应用于通路时延故障模型非接触测量
的测试，通过研究发展还已可以应用于门时延故障模型的测试。
2.3 IDDQ测试技术
IDDQ就是静态电源电流，IDDQ测试就是通过测试出VLSI中因物理缺陷导致的故障引起的高静态电流，因为当电路中芯片生产的过程中造成的物理缺陷形成桥或短路故障时，电路上就会产生漏电流并且导致静态电流的增加，所以一个异玉平常的高静态电流就代表着该芯片制造过程中产生了缺陷。但是当VLSI电路正常工作时，因为电路结构的特性其静态电流一般都较小，通过比较俩者的静态电流大小即可完成IDDQ测试。由于在VLSI电路芯片的制造过程中有50%的物理缺陷会间接导致桥接故障（李华伟，VLSI测试综述：信息技术快报，2003），于是IDDQ测试技术在VLSI众多测试技术中较为突出，可以有效的检测出故障。
但是就目前的IDDQ测试技术的应用发展和VLSI芯片市场来看，IDDQ测试的应用时间十分长，所以需要有效的压缩其测试集，导致IDDQ测试的测试成本比较高，而市场中的大部分应用芯片的要求都是低成本，所以IDDQ测试只有在高可靠芯片的应用中十分重要。IDDQ测试的关键问题是如何比较出无故障线路和故障电路的静态电流的差距，但是随着截止电
流的增加，两者之间的差距越来越少，所以为了正确进行IDDQ测试，关键在于选择一个正确的截止电流。
2.4 存储器测试技术
存储器测试的适用范围分为三类：（1）阵列级；（2）芯片级；（3）板级（朱莉，林其伟，超大规模集成电路测试技术：.中国测试技术，2006），VLSI的存储器测试属于芯片级，为了降低VLSI存储器测试的成本，提高经济性，需要总结存储器的故障模型，并根据模型进行测试。
存储器中常见的故障类型：
表1 存储器中故障类型比较名称 表现固定性故障 存储单元的值固定为0或1且无法改变开路故障 无法访问存储单元跳变故障 存储单元在写入与当前内容不同的值时，无法完成或要很长一段时间才能完成0→1或者1→0的跳变数据维和故障 存储单位仅能维持一段时间逻辑值，之后便无法维持耦合故障 某些存储单元的跳变导致了其他存储单元不该有的跳变地址译码逻辑故障 存储地址和存储单元逻辑关系复杂，有的可以访问，有的不可以访问，有的还可以同时访问
根据目前对芯片级存储器测试的研究，故障存储器测试中最有效的办法是步进测试（March test）。并且最重要的步进测试算法（A.J.Van de Goor,“Testing Semiconductor Memories,Theory and Practice,”ComTex Publishing；Gouda,The Netherlands,ce.et.tudelft.nl/～vdgoor/）有March B、MATS+、March C等，这些测试方法分别对表1中的故障有不同的测试能力，在众多的VLSI测试技术中，存储器测试的重要性越来越高。
模拟和混合信号电路具有众多区别于数字电路的特性，例如模拟电路因其电路特性导致不可分解，无法划分成多个独立的子模块来单独测试，再加上模拟电路没有有限的信号范围，也没有广泛接受的故障类型，模拟电路的模型精度也难以掌控，以及信息流只有多方向上的等多种因素存在，导致模拟电路的模型化难度非常大，所以模拟和混合信号电路测试技术的测试成本与数字电路相比也高出许多。由于一个模拟信号的输出既有可能会改变该模拟信号，也可能改变该模拟测试电路的功能，于是将测试总线实现在模拟电路的难度很大。通过上述不难发现，当前模拟和混合信号电路测试技术十分困难，依旧面临着许多
关键性问题。IEEE曾制定了模拟和混合信号测试总线标准IEEE 1149.4就是为了满足模拟和混合信号的测试需求。
目前的模拟和混合信号电路测试大多是采用了基于数字信号处理（DSP）的模拟测试仪，该测试技术经过无数测试工程师的努力被不断地优化，提升了测试速度，提高了测试精度，并且其可操作性也更加有效，在各个方面都有了许多提高并且优于传统的模拟测试仪，但是DSP测试仪的测试开销较大，导致测试成本比较昂贵，在工业上被逐渐有限的接受。目前模拟和混合信号电路测试技术的难点就在于不断增加的测试成本。
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