CH1
1． 按规模划分，集成电路的发展已经经历了哪几代？它的发展遵循了一条业界著名的定律，请说出是什么定律？
晶体管-分立元件-SSI-MSI-LSI-VLSI-ULSI-GSI-SOC。MOORE定律
2． 什么是无生产线集成电路设计？列出无生产线集成电路设计的特点和环境。 拥有设计人才和技术，但不拥有生产线。特点：电路设计，工艺制造，封装分立运行。环境：IC产业生产能力剩余，人们需要更多的功能芯片设计 3． 多项目晶圆（MPW）技术的特点是什么？对发展集成电路设计有什么意义？
MPW：把几到几十种工艺上兼容的芯片拼装到一个宏芯片上，然后以步行的方式排列到一到多个晶圆上。意义：降低成本。
4． 集成电路设计需要哪四个方面的知识？
系统，电路，工具，工艺方面的知识
CH2
1． 为什么硅材料在集成电路技术中起着举足轻重的作用 ?
原材料来源丰富，技术成熟，硅基产品价格低廉
2．GaAs和InP材料各有哪些特点? P10,11
3．怎样的条件下金属与半导体形成欧姆接触？怎样的条件下金属与半导体形成肖特基接触？ 接触区半导体重掺杂可实现欧姆接触，金属与掺杂半导体接触形成肖特基接触 4．说出多晶硅在CMOS工艺中的作用。 P13
5．列出你知道的异质半导体材料系统。
GaAs/AlGaAs, InP/ InGaAs, Si/SiGe,
6．SOI材料是怎样形成的，有什么特点?
SOI绝缘体上硅，可以通过氧隔离或者晶片粘结技术完成。特点：电极与衬底之间寄生电容大大减少，器件速度更快，功率更低
7. 肖特基接触和欧姆型接触各有什么特点？
肖特基接触：阻挡层具有类似PN结的伏安特性。欧姆型接触：载流子可以容易地利用量子遂穿效应相应自由传输。
8. 简述双极型晶体管和MOS晶体管的工作原理。P19,21
CH3
1． 写出晶体外延的意义，列出三种外延生长方法，并比较各自的优缺点。
意义：用同质材料形成具有不同掺类及浓度而具有不同性能的晶体层。外延方法:液态生长，气相外延生长，金属有机物气相外延生长
2．写出掩膜在IC制造过程中的作用，比较整版掩膜和单片掩膜的区别，列举三种掩膜的制造方法。P28,29 3．写出光刻的作用，光刻有哪两种曝光方式？ 作用：把掩膜上的图形转换成晶圆上的器件结构。曝光方式有接触与非接触两种。
4．X射线制版和直接电子束直写技术替代光刻技术有什么优缺点？
muhdpe合金管X 射线（X-ray）具有比可见光短得多的波长，可用来制作更高分辨率的掩膜版。电子束扫描法，，由于高速电子的波长很短，分辨率很高
5． 说出半导体工艺中掺杂的作用，举出两种掺杂方法，并比较其优缺点。
热扩散掺杂和离子注入法。与热扩散相比，离子注入法的优点如下：1.掺杂的过程可通过调整杂质剂量与能量来精确控制杂质分布。2.可进行小剂量的掺杂。3.可进行极小深度的掺杂。4.茶籽粉较低的工业温度，故光刻胶可用作掩膜。5.可供掺杂的离子种类较多，离子注入法也可用于制作隔离岛。缺点：价格昂贵，大剂量注入时，半导体晶格会遭到严重破坏且难以恢复
6．列出干法和湿法氧化法形成SiO2的化学反应式。
干氧湿氧
CH4
1．Si假山的堆叠工艺和GaAs工艺都有哪些晶体管结构和电路形式？ 见表4.1
2．比较CMOS工艺和GaAs工艺的特点。
CMOS工艺技术成熟，功耗低。GaAs工艺技术不成熟，工作频率高。
3. 什么是MOS工艺的特征尺寸？
工艺可以实现的平面结构的最小宽度，通常指最小栅长。
4. 为什么硅栅工艺取代铝栅工艺成为CMOS工艺的主流技术？
铝栅工艺缺点是，制造源漏极与制造栅极需要两次掩膜步骤（MASK STEP），不容易对齐。硅栅工艺的优点是：自对准的，它无需重叠设计，减小了电容，提高了速度，增加了电路的稳定性。
5. 为什么在栅长相同的情况下NMOS管速度要高于PMOS管？
因为电子的迁移率大于空穴的迁移率
6．简述CMOS工艺的基本工艺流程。P.52
7．常规N-Well CMOS工艺需要哪几层掩膜？每层掩膜分别有什么作用？ P50表4.3
CH5
1． 说出MOSFET的基本结构。
MOSFET由两个PN结和一个MOS电容组成。
2． 写出MOSFET的基本电流方程。
3． MOSFET的饱和电流取决于哪些参数？
饱和电流取决于栅极宽度W，栅极长度L，栅-源之间压降，阈值电压，氧化层厚度，氧化层介电常数
4． 为什么说MOSFET是平方率器件？
因为MOSFET的饱和电流具有平方特性
5． 什么是MOSFET的阈值电压？它受哪些因素影响？
阈值电压就是将栅极下面的Si表面从P型Si变成N型Si所必要的电压。影响它的因素有4个：材料的功函数之差，SiO2层中可以移动的正离子的影响，氧化层中固定电荷的影响，界面势阱的影响
6． 什么是MOS器件的体效应？
由于衬底与源端未连接在一起，而引起的阈值电压的变化叫做体效应。
7． 说明L、W对MOSFET的速度、功耗、驱动能力的影响。
P70，71
8． MOSFET按比例收缩后对器件特性有什么影响?
不变，器件占用面积减少，提高电路集成度，减少功耗
9． MOSFET存在哪些二阶效应？分别是由什么原因引起的？
P.70-73 沟道长度调制效应，体效应，亚阈值效应
10．说明MOSFET噪声的来源、成因及减小的方法。
噪声来源：热噪声和闪烁噪声。热噪声是由沟道内载流子的无规则热运动造成的，可通过增加MOS管的栅宽和偏置电流减少热噪声。闪烁噪声是由沟道处二氧化硅与硅界面上电子的充放电引起的，增加栅长栅宽可降低闪烁噪声。
CH6
1．芯片电容有几种实现结构？
① 利用二极管和三极管的结电容；
② 叉指金属结构；
③ 金属-绝缘体-金属（MIM）结构；
④ 多晶硅/金属-绝缘体-多晶硅结构。
2．采用半导体材料实现电阻要注意哪些问题？
精度、温度系数、寄生参数、尺寸、承受功耗以及匹配等方面问题
3．画出电阻的高频等效电路。
4．芯片电感有几种实现结构？
(1)集总电感
集总电感可以有下列两种形式:
1 匝线圈;
2 圆形、方形或其他螺旋形多匝线圈;
(2)传输线电感
5．微波集成电路设计中，场效应晶体管的栅极常常通过一段传输线接偏置电压。试解释其作用。
阻抗匹配
6．微带线传播TEM波的条件是什么？
7．在芯片上设计微带线时，如何考虑信号完整性问题?
为了保证模型的精确度和信号的完整性，需要对互连线的版图结构加以约束和进行规整。为了减少信号或电源引起的损耗以及为了减少芯片面积，大多数连线应该尽量短。应注意微带线的趋肤效应和寄生参数。在长信号线上，分布电阻电容带来延迟；而在微带线长距离并行或不同层导线交叉时，要考虑相互串扰问题。
8．列出共面波导的特点。
CPW 的优点是：
1 工艺简单，费用低，因为所有接地线均在上表面而不需接触孔。
2 在相邻的CPW 之间有更好的屏蔽，因此有更高的集成度和更小的芯片尺寸。
3 比金属孔有更低的接地电感。
4 低的阻抗和速度散。
CPW 的缺点是：
① 衰减相对高一些，在50 GHz 时，CPW 的衰减是0.5 dB/mm；
② 由于厚的介质层，导热能力差，不利于大功率放大器的实现。
CH7
1. 集成电路电路级模拟的标准工具是什么软件, 能进行何种性能分析？
集成电路电路级模拟的标准工具是SPICE
可以进行：
（1） 直流工作点分析
（2） 直流扫描分析
（3） 小信号传输函数
（4） 交流特性分析
（5） 直流或小信号交流灵敏度分析
（6） 噪声分析
（7） 瞬态特性分析
（8） 傅里叶分析
（9） 失真分析
（10） 零极点分析
2. 写出MOS的SPICE元件输入格式与模型输入格式。
元件输入格式：
M<编号> <漏极结点> <栅极结点> <源极结点> <衬底结点> <模型名称> <宽W> <长L> 阻焊油墨（<插指数M>）
例如：M1 out in 0 0 nmos W=1.2u L=1.2u M=2
模型输入格式：
.Model <模型名称> <模型类型> <模型参数>……
例如：
.MODEL NMOS NMOS LEVEL=2 LD=0.15U TOX=200.0E-10 VTO=0.74 KP=8.0E-05
+NSUB=5.37E+15 GAMMA=0.54 PHI=0.6 U0=656 UEXP=0.157 UCRIT=31444
+DELTA=2.34 VMAX=55261 XJ=0.25U LAMBDA=0.037 NFS=1E+12 NEFF=1.001
+NSS=1E+11 TPG=1.0 RSH=70.00 PB=0.58
+CGDO=4.3E-10 CGSO=4.3E-10 CJ=0.0003 MJ=0.66 CJSW=8.0E-10 MJSW=0.24
其中，+为SPICE语法，表示续行。油砂
3. 用SPICE程序仿真出MOS管的输出特性曲线。
.title CH6-3
.include “models.sp”
M1 2 1 0 0 nmos w=5u l=1.0u
Vds 2 0 5
Vgs 1 0 1
.dc vds 0 5 0.2 vgs 1 5 1
.print dc v(2) i(vds)
.end
4. 构思一个基本电路如一个放大器,画出电路图,编写SPICE输入文件,执行分析,观察结果。
.title CH6-4
.include “models.sp”
.global vdd
M1 out in 0 0 nmos w=5u l=1.0u
M2 out in vdd vdd pmos w=5u l=1.0u
Vcc vdd 0 5
Vin in 0 sin(0 1 10G 1ps 0)
.trans 0.01u 4u
.print trans v(out)
.end
CH8
1．说明版图与电路图的关系。
版图（Layout）是集成电路设计者将设计、模拟和优化后的电路转化成为一系列的几何图形，它包含了集成电路尺寸、各层拓扑定义等器件相关的物理信息数据。版图与电路图是一一对应的，包括元件对应以及结点连线对应。
2．说明版图层、掩膜层与工序的关系。
集成电路制造厂家根据版图中集成电路尺寸、各层拓扑定义等器件相关的物理信息数据来制造掩膜。根据复杂程度，不同工艺需要的一套掩膜可能有几层到十几层。一层掩膜对应于一种工艺制造中的一道或数道工序。掩膜上的图形决定着芯片上器件或连接物理层的尺寸。因此版图上的几何图形尺寸与芯片上物理层尺寸直接相关。
>ggtv5
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