一种占空比调节器的制作方法

1.本发明涉及半导体设备领域，并且更具体地，本发明涉及一种占空比调节器。

背景技术：

2.对于一些半导体设备，可能存在调节占空比的需求。在一些情况下可能只希望调节下降沿，而上升沿保持不变。
3.例如，作为示例，对于ddr5而言，可以根据jedec(固态电子协会)fesd79-5a规范标准的第4.41章节对双向数据控制引脚(dqs)内部时钟占空比进行调节。然而，占空比调节可能会影响tdqsck时序，这是不期望看到的。

技术实现要素：

4.本发明涉及一种占空比调节器，包括：第一占空比调节dca模块，所述第一dca模块包括m个并联的调节单元，每个调节单元包括与非门和nmos晶体管，每个调节单元被配置成用于：输入到所述与非门的从低电平转换到高电平的时序延迟使所述nmos在信号的上升沿不被打开，从而所述nmos不会改变所述信号的上升沿；并且输入到所述与非门的从高电平转换到低电平的时序延迟使所述nmos在信号的下降沿被打开，从而所述nmos将所述信号的下降沿推迟，以增大所述信号的占空比，和/或第二占空比调节dca模块，所述第二dca模块包括n个并联的调节单元，每个调节单元包括与非门和pmos晶体管，每个调节单元被配置成用于：输入到所述与非门的从低电平转换到高电平的时序延迟使所述pmos在信号的上升沿不被打开，从而所述pmos不会改变所述信号的上升沿；并且输入到所述与非门的从高电平转换到低电平的时序延迟使所述pmos在信号的下降沿被打开，从而所述pmos将所述信号的下降沿提前，以减小所述信号的占空比。
5.如上所述的占空比调节器，所述nmos的栅极耦合到所述与非门的输出，所述nmos的漏极耦合到占空比要被调整的输入信号，所述nmos的源极耦合到地；和/或所述pmos的栅极耦合到所述与非门的输出，所述pmos的漏极耦合到占空比要被调整的输入信号，所述pmos的源极耦合到电源。
6.如上所述的占空比调节器，在所述第一dca模块中，所述与非门与所述nmos之间包括反相器。
7.如上所述的占空比调节器，所述输入信号在被输入到所述nmos或所述pmos的漏极之前经过反相器，并且所述占空比调节器的最终输出信号之前包括反相器。
8.如上所述的占空比调节器，每个调节单元的与非门的第一输入是高电平或低电平，当第一输入是高电平时，所述高电平控制调节单元处于有效状态，当第一输入是低电平时，所述低电平控制调节单元处于无效状态；每个调节单元的与非门的第二输入线路上包括延时器件，使得每个调节单元的与非门的第二输入是经延时的输入信号，并且其中每个调节单元的状态是能够独立控制的。
9.如上所述的占空比调节器，所述延时器件对输入信号产生的延时量设置为：至少
使占空比要被调整的信号的整个上升沿落在经延时的输入信号的低电平区域，且相应地，使占空比要被调整的信号的整个下降沿落在经延时的输入信号的高电平区域。
10.如上所述的占空比调节器，所述占空比调节器设置在延时锁相环dll电路中，所述下降沿的改变是在dll锁定期间进行的。
11.如上所述的占空比调节器，所述占空比调节器设置在所述dll电路中的mimic电路之后。
12.如上所述的占空比调节器，当所述占空比调节器包括所述第一dca模块和所述第二dca模块两者时，所述第一dca模块和所述第二dca模块并联。
13.如上所述的占空比调节器，m等于n。
14.如上所述的占空比调节器，所述占空比调节器包括用于ddr5单相双向数据控制引脚dqs内部时钟的占空比调节器。
15.如上所述的占空比调节器，每个占空比调节器包括并联的所述第一dca模块和所述第二dca模块，其中所述第一dca模块包括7个调节单元，所述第二dca模块包括7个调节单元；所述占空比调节器被配置用于使用模式寄存器mr43 op[2:0]来指定占空比调节的步，并使用mr43 op[3]来指定步的正号或者负号，所述步包括-7至+7共14个步。
[0016]
如上所述的占空比调节器，所述14个步通过利用并联的14个调节单元的不同状态组合来实现。
[0017]
如上所述的占空比调节器，所述第一dca模块被配用于执行步+1至+7，所述第二dca模块被配置成用于执行步调节-1至-7，并且其中步+1至+7分别对应于第一dca模块中的7个调节单元中的1至7个调节单元有效，并且步-1至-7分别对应于第二dca模块中的7个调节单元中的1至7个调节单元有效。
[0018]
如上所述的占空比调节器，每个步的调节范围为2ps-4ps，14个步总的调节范围为28ps-56ps。
[0019]
本发明还涉及一种延时锁相环dll电路，所述dll电路包括如以上任一项所述的占空比调节器。
附图说明
[0020]
为了进一步阐明本发明的各实施例，将参考附图来呈现本发明的各实施例的更具体的描述。应当理解，这些附图只描绘本发明的典型实施例，因此将不被认为是对本发明所要求保护范围的限制。
[0021]
此外，应当理解，附图中示出了各个部件的主要连接关系，而非所有连接关系。并且，出于解释本发明技术方案的原因，附图示出了示例性部件。实际应用中可以包括更多或更少的部件。
[0022]
图1是示出占空比调节范围和步调节的示意图；
[0023]
图2a-2b是用于增加信号占空比的第一占空比调节(dca)模块的调节单元示意图及其时序图；
[0024]
图3a-3b是用于减少信号占空比的第二dca模块的调节单元示意图及其时序图；
[0025]
图4是能够增加和减少信号占空比的占空比调节器的电路示意图；
[0026]
图5a-5b是包括占空比调节器的延时锁相环(dll)电路的示意图及占空比调节器
电路的输出信号的时序图；并且
[0027]
图6是本发明在ddr5应用场景中模式寄存器控制位与用于占空比调节的步以及每个调节单元接收到的控制信号之间的对应关系的示意图。
具体实施方式
[0028]
下面的详细描述参照附图进行。附图以例示方式示出可实践所要求保护的主题的特定实施例。应当理解，以下具体实施例出于阐释的目的旨在对典型示例作出具体描述，但不应被理解成对本发明的限制；本领域技术人员在充分理解本发明精神主旨的前提下，可对所公开实施例作出适当的修改和调整，而不背离本发明所要求保护的主题的精神和范围。
[0029]
在以下的详细描述中，阐述了众多具体细节以便提供对各个所描述的实施例的透彻理解。然而，对本领域的普通技术人员将显而易见的是，无需这些具体细节就可实践所描述的各种实施例。除非另外定义，否则在本文中所使用的技术和科学术语应具有与本公开所属领域的普通技术人员所通常理解的相同含义。
[0030]
本技术的说明书和权利要求书中的术语“第一”、“第二”等并不意味着任何顺序、数量或重要性，而是仅用于区分不同的组件或特征。实施例是示例性的实现或示例。说明书中对“实施例”、“一个实施例”、“一些实施例”、“各种实施例”或“其他实施例”的引用意味着结合实施例描述的特定特征、构造或特性包括在本技术的至少一些实施例中，但不必是全部实施例。“实施例”、“一个实施例”、或“一些实施例”的各种出现并不一定都指代相同的实施例。来自一个实施例的元素或方面可与另一实施例的元素或方面组合。
[0031]
本发明的一个实施例涉及一种包括第一dca模块的占空比调节器。第一dca模块可以包括m个并联的调节单元。每个调节单元可以包括与非门和nmos晶体管。每个调节单元可以被配置成用于：输入到与非门的从低电平转换到高电平的时序延迟使nmos在信号的上升沿不被打开，从而nmos不会改变信号的上升沿；并且输入到与非门的从高电平转换到低电平的时序延迟使nmos在信号的下降沿被打开，从而nmos将信号的下降沿推迟，以增大信号的占空比。
[0032]
本发明的另一实施例涉及一种包括第二dca模块的占空比调节器。第二dca模块可以包括n个并联的调节单元。每个调节单元可以包括与非门和pmos晶体管。每个调节单元可以被配置成用于：输入到与非门的从低电平转换到高电平的时序延迟使pmos在信号的上升沿不被打开，从而pmos不会改变信号的上升沿；并且输入到与非门的从高电平转换到低电平的时序延迟使pmos在信号的下降沿被打开，从而pmos将信号的下降沿提前，以减小信号的占空比。
[0033]
本发明的又一实施例可以涉及一种包括上述第一dca模块和第二dca模块的占空比调节器。第一dca模块和第二dca模块可以并联，以实现既能增加占空比，又能减小占空比，如以下更详细描述的。
[0034]
由于本发明的技术方案调节的是信号的下降沿，因此在诸如ddr5之类的的应用中，占空比调节将不会改变tdqsck时序或对其造成影响，从而实现在没有对tdqsck时序造成影响的情况下对输入信号的占空比进行调节。在更优选的实施例中，可以将本发明的占空比调节器设置在延时锁相环(dll)电路中，这不仅可以使得输出的占空比经调整的信号
与时钟信号clk相位相同，而且输出信号的占空比经调整后是正确的，如以下更详细描述的。
[0035]
以下描述中，主要针对ddr5展开对本发明技术方案的详细描述。然而，应当理解的是，本发明用于占空比调节的技术不限于仅用于ddr5。本发明的技术方案可用于需要占空比调节任何使用情境中。尤其，本技术的技术对于希望调节下降沿而上升沿保持不变的情况更加有益。
[0036]
对于ddr5而言，可以根据jedec(固态电子协会)fesd79-5a规范标准的第4.41章节将ddr5占空比调节器应用在双向数据控制引脚(dqs)时钟树中。对于单相和多相dqs内部时钟，可以使用不同的模式寄存器定义。例如，模式寄存器mr43 op[3:0]可用于单相dqs内部时钟，而mr43 op[7:0]或mr44 op[3:0]可以用于多相dqs内部时钟。当应用于ddr5时，本发明主要针对单相dqs内部时钟的占空比调节，其中可mr43 op[2:0]可以用于指定占空比调节的步，op[3]可以用于指定步的正号或者负号。一般而言，电路设计需遵循jedec的规范要求。
[0037]
dqs占空比调节可位于dqs时钟树或等效位置之前。占空比调节需要锁定的dll状态，并且将在以下操作中影响dqs和dq占空比：
[0038]
a)读取；
[0039]
b)读取前导码(preamble)训练；
[0040]
c)读取训练模式；
[0041]
d)模式寄存器读取。
[0042]
在dqs时钟树使用单相时钟的方案中，可以根据由占空比调节码所控制的内部时钟来直接调节每个设备所有dqs的占空比。需注意的是，tdqsck不应被占空比调节码改变。
[0043]
全局占空比调节使用“用于单相时钟的占空比调节”模式寄存器位，即mr43:op[3:0]。正向的占空比调节导致更大的占空比，而负向的占空比调节导致更小的占空比。
[0044]
图1示出占空比调节的范围和步的示意图。作为示例而非限制，当占空比调节器应用于ddr5时，可以用模式寄存器mr43来指定正向和负向调节各7个步，即-7到+7。因此，可以包括共14个步。对于ddr5单相时钟方案，改变脉冲信号的下降沿以进行占空比调节可以保持tdqsck没有变化。如上所述，对于单相时钟，mr43 op[2:0]可以用于指定占空比调节的步，op[3]可以用于指定步的正号或者负号。在本发明中，每个步的延时可以是约2ps-4ps，因此，14个步总的占空比调节范围可以是约28ps-56ps。
[0045]
图2a-2b是用于增加信号占空比的第一dca模块的一个调节单元的示意图及其时序图。每个调节单元可以包括与非门202和nmos晶体管206。如结合图2b的时序图，该实施例的主要设计思想是，每个调节单元可以被配置成用于：输入与非门202的从低电平转换到高电平的时序延迟使nmos 206在信号的上升沿不被打开(即，nmos 206的驱动电流无效)，从而nmos 206不会改变信号的上升沿；并且输入与非门202的从高电平转换到低电平的时序延迟使nmos 206在信号的下降沿被打开(即，nmos 206的驱动电流有效)，从而nmos 206将信号的下降沿推迟，以增大信号的占空比。由于是在下降沿加宽信号的高电平部分，而对上升沿没有影响，因此，本发明的技术方案可保持tdqsck不变。
[0046]
每个调节单元的与非门202的第一输入可以是高电平或低电平。当第一输入是高电平时(例如，如图2a中所示的c_d《0》＝“h”)，高电平可以控制该调节单元处于有效状态，
即启用该调节单元。当第一输入是低电平时(例如，c_d《0》＝“l”)，低电平可以控制该调节单元处于无效状态，即不启用该调节单元。每个调节单元的与非门202的第二输入线路上可以包括延时器件208，使得每个调节单元的与非门202的第二输入是经延时的输入信号。例如，结合图2b，与非门202的第二输入可以是经延时的输入信号in_d。
[0047]
在本发明的实施例中，如结合图2b的时序图所示，延时器件208对输入信号in产生的延时量可以设置为：至少使占空比要被调整的信号(可以是例如输入信号in，或者如果使用反相器210的话，可以是经过反相器210之后的输入信号in)的整个上升沿落在时序经延时的信号in_d的低电平区域(如图2b左边的形状“||”所框示出的)，且相应地，占空比要被调整的信号的整个下降沿至少落在时序经延时的信号in_d的高电平区域(例如，图2b右边的形状“||”所框示出的)。图2b中示出了两个延时器件208，其可以是缓冲器。然而这仅是示例性的而非限制。基于以上的延迟量设置要求，可以设置其他数量和/或类型的延时器件。
[0048]
nmos 206的栅极(g)可以耦合到与非门202的输出。nmos 206的漏极(d)可以耦合到占空比要被调整的输入信号。占空比要被调整的输入信号可以例如是信号in，或者是经过反相器210后而具有一定相位延迟的in信号(类似于out)，反相器210可以由于nmos的工作特性而被加入。nmos 206的源极(s)可以耦合到地。如上所述，基于nmos的工作特性，输入信号in在被输入到nmos 206的漏极之前可以经过反相器210。此外，在加入反相器210的情况下，输出信号out的最终输出之前还可以加入反相器212，使得输入信号in和输出信号out是同相的。应当理解，本文中所使用的“耦合”可以包括直接连接，也可以包括间接连接。
[0049]
在进一步的实施例中，基于nmos的工作特性，为了达到上述的控制效果，图2a的调节单元可以在与非门202与nmos晶体管206之间包括反相器204。从反相器204输出的信号可如图2b的cd《0》所示。如图2b左边的形状“||”所框示出的，在输入信号in和输出信号out(如上所述，由于反相器的作用，与in相比，out的相位可被延迟)的上升沿期间，由于输入到nmos206的信号cd《0》处于低电平，因此nmos 206未被驱动，nmos 206不会对信号out产生影响。如图2b右边的形状“||”所框示出的，在输入信号in和输出信号out的下降沿期间，由于输入到nmos 206的信号cd《0》处于高电平，因此nmos 206被驱动，nmos 206可对信号out产生影响。由于nmos的工作特性，nmos 206将减缓下降沿的下降，从而将下降沿推迟而增加占空比。
[0050]
本发明可以并联多个如图2a所示的调节单元。调节单元的数量可以根据实际需要进行设置。每个调节单元的状态是能够独立控制的。在使用时，可以根据实际占空比调节的需要，启用一部分、所有调节单元或者不启用所有调节单元，从而实现期望的占空比增加。
[0051]
图3a-3b是用于减小信号占空比的第二dca模块的一个调节单元的示意图及其时序图。每个调节单元可以包括与非门302和pmos晶体管306。如结合图3b的时序图，该实施例的主要设计思想是，每个调节单元可以被配置成用于：输入与非门302的从低电平转换到高电平的时序延迟使pmos 306在信号的上升沿不被打开(即，pmos 306的驱动电流无效)，从而pmos 306不会改变信号的上升沿；并且输入与非门302的从高电平转换到低电平的时序延迟使pmos 306在信号的下降沿被打开(即，pmos 306的驱动电流有效)，从而pmos 306将信号的下降沿提前，以减小信号的占空比。由于是在下降沿缩短信号的高电平部分，对上升沿没有影响，因此，本发明的技术方案可保持tdqsck不变。
[0052]
每个调节单元的与非门302的第一输入可以是高电平或低电平。当第一输入是高
电平时(例如，如图3a中所示的c_d《0》＝“h”)，高电平可以控制该调节单元处于有效状态，即启用该调节单元。当第一输入是低电平时(例如，c_d《0》＝“l”)，低电平可以控制该调节单元处于无效状态，即不启用该调节单元。每个调节单元的与非门302的第二输入线路上可以包括延时器件308，使得每个调节单元的与非门302的第二输入是经延时的输入信号。例如，结合图3b，与非门302的第二输入可以是经延时的输入信号in_d。
[0053]
在本发明的实施例中，如结合图3b的时序图所示，延时器件308对输入信号in产生的延时量可以设置为：至少使占空比要被调整的信号(可以是例如输入信号in，或者如果使用反相器310的话，可以是经过反相器310之后的输入信号in)的整个上升沿落在时序经延时的信号in_d的低电平区域(如图3b左边的形状“||”所框示出的)，且相应地，占空比要被调整的信号的整个下降沿至少落在时序经延时的信号in_d的高电平区域(例如，图3b右边的形状“||”所框示出的)。由于与非门302的输出直接耦合到pmos 306，因此相应地，输入信号in或者经过相位延迟的输入信号in(类似于out的相位)的整个上升沿落在与非门302的输出cub《0》的高电平区域；输入信号in或者经过相位延迟的输入信号in(类似于out的相位)的整个下降沿落在与非门302的输出cub《0》的低电平区域。图3b中示出了两个延时器件308，其可以是缓冲器。然而这仅是示例性的而非限制。基于以上的延迟量设置要求，可以设置其他数量和/或类型的延时器件。
[0054]
pmos 306的栅极(g)可以耦合到与非门302的输出。pmos 306的漏极(d)可以耦合到占空比要被调整的输入信号。占空比要被调整的输入信号可以例如是信号in，或者是经过反相器310后而具有一定相位延迟的in信号(类似于out)，反相器310可以由于pmos的工作特性而被加入。pmos 306的源极(s)可以耦合到电源。如上所述，基于pmos的工作特性，输入信号in在被输入到pmos 306的漏极之前可以经过反相器310。此外，在加入反相器310的情况下，输出信号out的最终输出之前还可以加入反相器312，使得输入信号in和输出信号out是同相的。应当理解，本文中所使用的“耦合”可以包括直接连接，也可以包括间接连接。
[0055]
如图3b左边的形状“||”所框示出的，在输入信号in和输出信号out(如上所述，由于反相器的作用，与in相比，out的相位可被延迟)的上升沿期间，由于输入到pmos 306的信号cub《0》处于高电平，因此pmos 306未被驱动，pmos 306不会对信号out产生影响。如图3b右边的形状“||”所框示出的，在输入信号in和输出信号out的下降沿期间，由于输入到pmos306的信号cub《0》处于低电平，因此pmos 306被驱动，pmos 306可对信号out产生影响。由于pmos的工作特性，pmos 306将加快下降沿的下降，从而将下降沿提前而减小占空比。
[0056]
本发明可以并联多个如图3a所示的调节单元。调节单元的数量可以根据实际需要进行设置。每个调节单元的状态是能够独立控制的。在使用时，可以根据实际占空比调节的需要，启用一部分、所有调节单元或者不启用所有调节单元，从而实现期望的占空比减小。
[0057]
图4是能够增加和减少信号占空比的占空比调节器的电路示意图。图4的占空比调节器可以包括上述第一dca模块和第二dca模块。第一dca模块和第二dca模块可以并联。此外，在优选的实施例中，第一dca模块的调节单元数量可以与第二dca模块的调节单元数量相同。包括pmos和nmos的混合器可以使得占空比调节器能够将信号的下降沿往前或往后移动，以用于占空比的增大或减小。
[0058]
在ddr5单相dqs的应用中，第一dca模块可以包括7个调节单元，第二dca模块可以包括7个调节单元。如上所述的，占空比调节器可以被配置用于使用模式寄存器mr43 op[2:
0]来指定占空比调节的步，并使用mr43 op[3]来指定步的正号或者负号。步可以包括-7至+7共14个步。14个步通过利用并联的14个调节单元的不同状态组合来实现。第一dca模块可以被配用于执行步+1至+7。第二dca模块可以被配置成用于执行步-1至-7。如结合图4所示的，步+1至+7分别对应于第一dca模块中的7个调节单元中的1至7个调节单元有效，并且步-1至-7分别对应于第二dca模块中的7个调节单元中的1至7个调节单元有效。
[0059]
14个调节单元的状态是可以独立控制的。因此，需要增加/减小占空比的量(施加延时的量)可以根据实际需要而启用其中的相应数量的调节单元。
[0060]
图5a-5b是包括根据本发明的占空比调节器的dll电路的示意图及占空比调节器电路的输出信号的时序图。如图5a所示，除了上述的占空比调节器512之外，dll电路还可以包括一些其他电路，例如以下所述各项中的一项或多项：相位检测器502，可用于检测时钟信号clk的相位与dll输出信号(例如，dca_out)的相位是否一致；dll控制504，可用于根据相位检测器的比较结果，输出控制信号来控制电压的调节(例如，u电压上调，d电压下调)；电荷泵506，可用于根据dll控制输出的控制信号，输出电压控制信号(vctrl)；电压控制延迟线(vcdl)508，可用于根据电压控制信号进行电压控制；mimic电路510，可用于模拟从clk到dca_out之间的电路部件，以模拟dll电路中因各种因素对输入的clk时钟信号所产生的影响，尤其是占空比的影响。mimic电路510可以耦合到占空比调节器512。占空比调节器512的工作原理如上所述，此处不再赘述。利用本发明如图5a所示的电路图，不仅可以使得输出的dca_out信号与clk相位相同，而且输出的dca_out信号的占空比经调整后是正确的。此外，由于本发明将占空比调节器设置在dll电路的回路中，因此，如图2a和3a所示，输入信号in的相位如果经过反相器(例如，210、212、310或312中的一个或多个)而被影响之后，可以在dll电路中在dll锁定之后被重新对齐到时钟信号clk的上升沿，仅对下降沿进行调整，如图5b的时序图所示，从而避免了对tdqsck时序的影响。
[0061]
图6是本发明在ddr5应用场景中模式寄存器控制位与步调节以及每个调节单元接收到的控制信号之间的对应图。每个调节单元的与非门的其中一个输入c_d《m》或c_u《n》(在图6的示例中m和n可以都为7)可以是“1”或“0”。其中“1”可以指示高电位，“0”可以指示低电位。
[0062]
步＝0(+0或-0如虚线框示出)可以是14个调节单元都未被启，从而未对信号施加任何延时。步＝+1至+7可以对应于1至7个包括nmos的调节单元被启用，从而实现相应量的占空比增加。步＝-1至-7可以对应于1至7个包括pmos的调节单元被启用，从而实现相应量的占空比减小。
[0063]
如本文所述的，为了便于理解，本说明书主要针对ddr5为例进行描述。然而，本发明不限于在ddr5中应用，而是可用于需要占空比调节任何使用情境中。尤其，本技术的技术对于需要调节下降沿而上升沿保持不变的情况下更加有益。在其他应用情境中，相应的参数可能发生变化，例如占空比调节的步可以是除-7到+7共14个调节步之外的其他数量的步。其他参数也可能发生变化，并且不限于本文中所描述的特定形式，在此不作一一列举。
[0064]
上文已对本发明的基本概念做了描述。显然，对于本领域技术人员来说，上述披露仅仅作为示例，而并不构成对本技术的限定。虽然此处并没有明确说明，本领域技术人员可能会对本技术进行各种修改、改进和修正。该类修改、改进和修正在本技术中被建议，所以该类修改、改进、修正仍属于本技术实施例的精神和范围。

技术特征：

1.一种占空比调节器，包括：第一占空比调节dca模块，所述第一dca模块包括m个并联的调节单元，每个调节单元包括与非门和nmos晶体管，每个调节单元被配置成用于：输入到所述与非门的从低电平转换到高电平的时序延迟使所述nmos在信号的上升沿不被打开，从而所述nmos不会改变所述信号的上升沿；并且输入到所述与非门的从高电平转换到低电平的时序延迟使所述nmos在信号的下降沿被打开，从而所述nmos将所述信号的下降沿推迟，以增大所述信号的占空比，和/或第二占空比调节dca模块，所述第二dca模块包括n个并联的调节单元，每个调节单元包括与非门和pmos晶体管，每个调节单元被配置成用于：输入到所述与非门的从低电平转换到高电平的时序延迟使所述pmos在信号的上升沿不被打开，从而所述pmos不会改变所述信号的上升沿；并且输入到所述与非门的从高电平转换到低电平的时序延迟使所述pmos在信号的下降沿被打开，从而所述pmos将所述信号的下降沿提前，以减小所述信号的占空比。2.如权利要求1所述的占空比调节器，其特征在于，所述nmos的栅极耦合到所述与非门的输出，所述nmos的漏极耦合到占空比要被调整的输入信号，所述nmos的源极耦合到地；和/或所述pmos的栅极耦合到所述与非门的输出，所述pmos的漏极耦合到占空比要被调整的输入信号，所述pmos的源极耦合到电源。3.如权利要求2所述的占空比调节器，其特征在于，在所述第一dca模块中，所述与非门与所述nmos之间包括反相器。4.如权利要求2所述的占空比调节器，其特征在于，所述输入信号在被输入到所述nmos或所述pmos的漏极之前经过反相器，并且所述占空比调节器的最终输出信号之前包括反相器。5.如权利要求2所述的占空比调节器，其特征在于，每个调节单元的与非门的第一输入是高电平或低电平，当第一输入是高电平时，所述高电平控制调节单元处于有效状态，当第一输入是低电平时，所述低电平控制调节单元处于无效状态；每个调节单元的与非门的第二输入线路上包括延时器件，使得每个调节单元的与非门的第二输入是经延时的输入信号，并且其中每个调节单元的状态是能够独立控制的。6.如权利要求5所述的占空比调节器，其特征在于，所述延时器件对输入信号产生的延时量设置为：至少使占空比要被调整的信号的整个上升沿落在经延时的输入信号的低电平区域，且相应地，使占空比要被调整的信号的整个下降沿落在经延时的输入信号的高电平区域。7.如权利要求1所述的占空比调节器，其特征在于，所述占空比调节器设置在延时锁相环dll电路中，所述下降沿的改变是在dll锁定期间进行的。8.如权利要求7所述的占空比调节器，其特征在于，所述占空比调节器设置在所述dll电路中的mimic电路之后。9.如权利要求1所述的占空比调节器，其特征在于，当所述占空比调节器包括所述第一dca模块和所述第二dca模块两者时，所述第一dca模块和所述第二dca模块并联。
10.如权利要求9所述的占空比调节器，其特征在于，m等于n。11.如权利要求1-10中任一项所述的占空比调节器，其特征在于，所述占空比调节器包括用于ddr5单相双向数据控制引脚dqs内部时钟的占空比调节器。12.如权利要求11所述的占空比调节器，其特征在于，每个占空比调节器包括并联的所述第一dca模块和所述第二dca模块，其中所述第一dca模块包括7个调节单元，所述第二dca模块包括7个调节单元；所述占空比调节器被配置用于使用模式寄存器mr43 op[2:0]来指定占空比调节的步，并使用mr43 op[3]来指定步的正号或者负号，所述步包括-7至+7共14个步。13.如权利要求12所述的占空比调节器，其特征在于，所述14个步通过利用并联的14个调节单元的不同状态组合来实现。14.如权利要求13所述的占空比调节器，其特征在于，所述第一dca模块被配用于执行步+1至+7，所述第二dca模块被配置成用于执行步调节-1至-7，并且其中步+1至+7分别对应于第一dca模块中的7个调节单元中的1至7个调节单元有效，并且步-1至-7分别对应于第二dca模块中的7个调节单元中的1至7个调节单元有效。15.如权利要求12所述的占空比调节器，其特征在于，每个步的调节范围为2ps-4ps，14个步总的调节范围为28ps-56ps。16.一种延时锁相环dll电路，所述dll电路包括如权利要求1-15中任一项所述的占空比调节器。

技术总结

本发明涉及一种占空比调节器，包括：第一占空比调节DCA模块，所述第一DCA模块包括M个并联的调节单元，每个调节单元包括与非门和NMOS晶体管，每个调节单元被配置成用于：输入到所述与非门的从低电平转换到高电平的时序延迟使所述NMOS在信号的上升沿不被打开，从而所述NMOS不会改变所述信号的上升沿；并且输入到所述与非门的从高电平转换到低电平的时序延迟使所述NMOS在信号的下降沿被打开，从而所述NMOS将所述信号的下降沿推迟，以增大所述信号的占空比。号的占空比。号的占空比。