灵敏放大器和半导体存储器的制作方法

1.本公开涉及但不限定于灵敏放大器和半导体存储器。

背景技术：

2.随着手机、平板、个人计算机等电子设备的普及，半导体存储器技术也得到了快速的发展。
3.灵敏放大器(sense amplifier简称：sa)是半导体存储器的一个重要组成部分，主要作用是将位线上的小信号进行感测放大，进而执行读取或者写入操作。位线上的小信号是通过存储单元与位线或者互补位线进行电荷共享后产生的，位线上的小信号的大小对灵敏放大器的感测放大的准确性有关。

技术实现要素：

4.本公开提供一种灵敏放大器，包括：
5.控制模块，其设有输入端和第一输出端，用于获取存储单元的温度数据，根据存储单元的温度数据对其输入端接收到的第一控制信号进行延迟处理生成第二控制信号，调节放大模块接通第一电源端的时间，调节位线或者互补位线与存储单元的电荷共享时间；
6.放大模块，其第一控制端与控制模块的第一输出端连接，其用于在感测放大阶段在第二控制信号的控制下连通第一电源端，在第一电源端驱动下放大位线和互补位线之间的电压差。
7.在一些实施例中，控制模块，还设有第二输出端，还用于对第二控制信号进行非运算生成第三控制信号；
8.放大模块，还设有第二控制端；其第二控制端连接控制模块的第二输出端，用于在第三控制信号的控制下连通第二电源端；
9.其中，第一电源端的电压大于第二电源端的电压。
10.在一些实施例中，控制模块包括：
11.控制单元，其设有输出端，用于根据存储单元的温度数据生成延迟调节信号；
12.调节单元，其设有输入端、输出端和控制端，其控制端连接控制单元的输出端，其输入端接收第一控制信号，并根据延迟调节信号对第一控制信号进行延迟处理，输出第二控制信号。
13.在一些实施例中，控制模块还包括：
14.第一反相器，其输入端与调节单元的输出端连接，用于对第二控制信号进行非运算，输出第三控制信号。
15.在一些实施例中，控制单元包括三个输出端，延迟调节信号包括三个选通信号，调节单元包括：
16.第一调节子单元，其输出端与选择单元的第一输入端连接，用于对第一控制信号进行延迟处理输出第四控制信号；
17.第二调节子单元，其输出端与选择单元的第二输入端连接，用于对第一控制信号进行延迟处理输出第五控制信号；
18.第三调节子单元，其输出端与选择单元的第三输入端连接，用于对第一控制信号进行延迟处理输出第六控制信号；其中，第四控制信号的延迟量、第五控制信号的延迟量以及第六控制信号的延迟量都不相同；
19.选择单元，其还设有输出端和三个控制端，每个控制端与控制单元的对应的输出端连接，接收对应的选通信号；用于在三个选通信号的控制下从第四控制信号、第五控制信号和第六控制信号中选择一个输出；选择单元的输出信号用于控制放大模块的第一控制端。
20.在一些实施例中，调节单元还包括：
21.第二反相器，其输入端与选择单元的输出端连接，用于对选择单元的输出信号进行非运算后输出；第二反相器的输出信号用于控制放大模块的第一控制端。
22.在一些实施例中，控制单元用于：
23.当温度数据位于第一温度范围内时，输出的第一选通信号为有效值，输出的第二选通信号和第三选通信号为无效值；控制选择单元选择第四控制信号输出；
24.当温度数据位于第二温度范围内时，输出的第二选通信号为有效值，输出的第一选通信号和第三选通信号为无效值；控制选择单元选择第五控制信号输出；
25.当温度数据位于第三温度范围内时，输出的第三选通信号为有效值，输出的第一选通信号和第二选通信号为无效值；控制选择单元选择第六控制信号输出；
26.其中，第一温度范围的上限值小于或等于第二温度范围的下限值，第二温度范围的上限值小于或等于第三温度范围的下限值；第四控制信号的延迟量小于第五控制信号的延迟量，第五控制信号的延迟量小于第六控制信号的延迟量。
27.在一些实施例中，第一调节子单元包括：
28.第一脉冲生成器，其输入端接收第一控制信号，用于根据第一控制信号生成第一脉冲信号；
29.第一延迟电路，其输入端接收第一控制信号，对第一控制信号进行延迟处理后输出第一延迟信号；
30.第二脉冲生成器，其输入端与第一延迟电路的输出端连接，用于根据第一延迟信号生成第二脉冲信号；
31.第一锁存器，其第一输入端与第一脉冲生成器连接，其第二输入端与第二脉冲生成器连接，其用于根据第一脉冲信号和第二脉冲信号生成第四控制信号。
32.在一些实施例中，第二调节子单元包括：
33.第三脉冲生成器，其输入端接收第一控制信号，用于根据第一控制信号生成第三脉冲信号；
34.第二延迟电路，其输入端接收第一控制信号，并对第一控制信号进行延迟处理后输出第二延迟信号，且第二延迟电路的延迟量大于第一延迟电路的延迟量；
35.第四脉冲生成器，其输入端与第二延迟电路的输出端连接，用于根据第二延迟信号生成第四脉冲信号；
36.第二锁存器，其第一输入端与第三脉冲生成器连接，其第二输入端与第四脉冲生
成器连接，其用于根据第三脉冲信号和第四脉冲信号生成第五控制信号。
37.在一些实施例中，第三调节子单元包括：
38.第五脉冲生成器，其输入端接收第一控制信号，用于根据第一控制信号生成第五脉冲信号；
39.第三延迟电路，其输入端接收第一控制信号，并对第一控制信号进行延迟处理后输出第三延迟信号，且第三延迟电路的延迟量大于第二延迟电路的延迟量；
40.第六脉冲生成器，其输入端与第三延迟电路的输出端连接，用于根据第三延迟信号生成第六脉冲信号；
41.第三锁存器，其第一输入端与第五脉冲生成器连接，其第二输入端与第六脉冲生成器连接，其用于根据第五脉冲信号和第六脉冲信号生成第六控制信号。
42.在一些实施例中，第一脉冲生成器、第二脉冲生成器、第三脉冲生成器、第四脉冲生成器、第五脉冲生成器以及第六脉冲生成的结构相同。
43.在一些实施例中，第一脉冲生成器包括：
44.奇数个第三反相器，上一级的第三反相器的输出端与下一级的第三反相器的输入端连接；第一级的第三反相器的输入端接收第一控制信号，最后一级的第三反相器的输出端与第一与非门的第二输入端连接；
45.第一与非门，其第一输入端接收第一控制信号，其输出端输出第一脉冲信号。
46.在一些实施例中，第一锁存器、第二锁存器以及第三锁存器结构相同，第一锁存器包括：
47.第二与非门；其第一输入端作为第一锁存器的第一输入端，其第二输入端与第三与非门的输出端连接，其输出端与第三与非门的第一输入端连接；
48.第三与非门；第二输入端作为第一锁存器的第二输入端，其输出端作为第一锁存器的输出端。
49.在一些实施例中，第一延迟电路包括：
50.第一缓冲器，其输入端接收第一控制信号；
51.第二缓冲器，其输入端与第一缓冲器的输出端连接，其输出端输出第一延迟信号。
52.在一些实施例中，第二延迟电路包括：
53.第三缓冲器，其输入端接收第一控制信号；
54.第四缓冲器，其输入端与第三缓冲器的输出端连接；
55.第五缓冲器，其输入端与第四缓冲器的输出端连接；
56.第六缓冲器，其输入端与第五缓冲器的输出端连接，其输出端第二延迟信号。
57.在一些实施例中，第三延迟电路包括：
58.第七缓冲器，其输入端接收第一控制信号；
59.第八缓冲器，其输入端与第七缓冲器的输出端连接；
60.第九缓冲器，其输入端与第八缓冲器的输出端连接；
61.第十缓冲器，其输入端与第九缓冲器的输出端连接；
62.第十一缓冲器，其输入端与第十缓冲器的输出端连接；
63.第十二缓冲器，其输入端与第十一缓冲器的输出端连接，其输出端输出第三延迟信号。
64.在一些实施例中，控制单元包括：
65.温度传感器，其用于检测存储单元的温度数据，并根据温度数据生成温度编码数据；
66.温度译码器，其输入端与温度传感器的输出端连接，其用于根据温度编码数据生成延迟调节信号。
67.在一些实施例中，放大模块包括：
68.第三p型晶体管，其源极与第一电源端连接，其栅极作为放大模块的第一控制端；
69.第一p型晶体管，其源极与第三p型晶体管的漏极，其栅极连接第二p型晶体管的漏极；
70.第二p型晶体管，其源极与第一p型晶体管的源极连接，其栅极连接第一p型晶体管的漏极；
71.第一n型晶体管，其漏极连接第一p型晶体管的漏极，其栅极连接第二n型晶体管，其栅极连接互补位线，其源极与第二电源端间接耦合；
72.第二n型晶体管，其漏极连接第二p型晶体管的漏极，其栅极连接第一n型晶体管，其栅极连接位线，其源极与第一n型晶体管的源极连接。
73.在一些实施例中，放大模块包括：
74.第三n型晶体管，其源极与第二电源端连接，其栅极作为放大模块的第二控制端，其漏极连接第一n型晶体管的源极。
75.本公开另一实施例提供一种半导体存储器，包括上述实施例涉及的灵敏放大器。
76.本公开提供的灵敏放大器和半导体存储器，包括控制模块和放大模块，控制模块根据存储单元的温度数据对第一控制信号进行延迟处理，以调节第一控制信号的电平变化时刻，实现根据存储单元的温度数据调节电荷共享阶段的结束时刻，补偿存储单元由于温度数据变化而使其电压驱动能力变化的情况，保证在电荷共享阶段的结束时刻在位线和互补位线上形成的电荷共享电压为最大值，实现在感测放大阶段准确放大位线和和互补位线上电压。
附图说明
77.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。
78.图1为一种灵敏放大器的电路结构示意图；
79.图2a为一种灵敏放大器在电荷共享阶段的一种工作原理示意图；
80.图2b为一种灵敏放大器在电荷共享阶段的另一种工作原理示意图；
81.图2c为一种灵敏放大器在电荷共享阶段的又一种工作原理示意图；
82.图3为本技术一实施例提供的灵敏放大器的电路结构示意图；
83.图4为本技术一实施例提供的控制模块的电路结构示意图；
84.图5a为本技术一实施例提供的第一调节电路的电路结构示意图；
85.图5b为本技术一实施例提供的第一调节电路的一工作原理示意图；
86.图5c为本技术一实施例提供的第一调节电路的另一工作原理示意图；
87.图6a为本技术一实施例提供的第二调节电路的电路结构示意图；
88.图6b为本技术一实施例提供的第二调节电路的工作原理示意图；
89.图7a为本技术一实施例提供的第三调节电路的电路结构示意图；
90.图7b为本技术一实施例提供的第三调节电路的工作原理示意图；
91.图8a为本技术一实施例提供的灵敏放大器的一工作原理示意图；
92.图8b为本技术一实施例提供的灵敏放大器的另一工作原理示意图；
93.图8c为本技术一实施例提供的灵敏放大器的又一工作原理示意图。
94.附图标记：
95.200、放大模块；300、存储单元；100、控制模块；120、控制单元；110、调节单元；111、第一调节子单元；112、第二调节子单元；113、第三调节子单元；121、温度传感器；122、温度译码器；130、第一反相器；140、第二反相器；
96.310、第一脉冲生成器；330、第二脉冲生成器；320、第一延迟电路；340、第一锁存器；311、第一与非门；312、第三反相器；331、第四与非门；332、第四反相器；341、第二与非门；342、第三与非门；321、第一缓冲器；322、第二缓冲器；
97.410、第三脉冲生成器；420、第二延迟电路；430、第四脉冲生成器；440、第二锁存器；411、第五与非门；412、第五反相器；431、第六与非门；432、第六反相器；441、第七与非门；442、第八与非门；421、第三缓冲器；422、第四缓冲器；423、第五缓冲器；424、第六缓冲器；
98.510、第五脉冲生成器；520、第三延迟电路；530、第六脉冲生成器；540、第三锁存器；511、第九与非门；512、第七反相器；531、第十与非门；532、第八反相器；541、第十一与非门；542、第十二与非门；521、第七缓冲器；522、第八缓冲器；523、第九缓冲器；524、第十缓冲器；525、第十一缓冲器；526、第十二缓冲器。
99.通过上述附图，已示出本公开明确的实施例，后文中将有更详细的描述。这些附图和文字描述并不是为了通过任何方式限制本公开构思的范围，而是通过参考特定实施例为本领域技术人员说明本公开的概念。
具体实施方式
100.这里将详细地对示例性实施例进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置和方法的例子。
101.如图1所示，一种灵敏放大器包括放大模块200，放大模块200包括第一p型晶体管p1、第二p型晶体管p2、第三p型晶体管p3、第一n型晶体管n1、第二n型晶体管n2以及第三n型晶体管n3。
102.第一p型晶体管p1的源极连接第二p型晶体管p2的源极后，与第三p型晶体管p3的漏极连接，第三p型晶体管p3的源极连接第一电源端。第一n型晶体管n1的源极连接第二n型晶体管n2的源极后，与第三n型晶体管n3的漏极连接，第三n型晶体管n3的源极连接第二电源端。
103.第一n型晶体管n1的漏极连接第一p型晶体管p1的漏极后，与位线bl连接。第二n型晶体管n2的漏极连接第二p型晶体管p2的漏极后，与互补位线blb连接。第一n型晶体管n1的
栅极连接第二n型晶体管n2的漏极，第二n型晶体管n2的栅极连接第一n型晶体管n1的漏极，第二p型晶体管p2的栅极连接第一p型晶体管p1的漏极，第一p型晶体管p1的栅极连接第二p型晶体管p2的漏极。
104.存储单元300包括控制晶体管sn和存储电容cs，控制晶体管sn的栅极连接字线wl，控制晶体管sn的第一端连接位线bl，控制晶体管sn的第二端连接存储电容cs的第一端，存储电容cs的第二端连接接地端。
105.下面结合图2a，以存储单元300存储数据为“1”时灵敏放大器的工作时序：
106.在电荷共享阶段t1，第三p型晶体管p3的栅极接收第一电源使能信号sap为高电平，第三n型晶体管n3的栅极接收第二电源使能信号san为低电平，第三n型晶体管n3和第三p型晶体管p3都截止，放大模块200与第一电源端和第二电源端都断开。字线wl上的字线信号为高电平，存储单元300中控制晶体管sn导通，存储单元300中存储电容cs与位线bl共享电荷，位线bl电压升高。
107.在感测放大阶段t2，第三p型晶体管p3的栅极接收第一电源使能信号sap为低电平，第三n型晶体管n3的栅极接收第二电源使能信号san为高电平，放大模块200与第一电源端和第二电源端都接通，放大模块200进一步驱动位线bl和互补位线blb上的电压，在位线bl和互补位线blb上形成更大的电压差。
108.在电荷共享阶段t1，在字线wl上的字线信号为高电平，控制晶体管sn开启，存储单元300的存储电容cs与位线bl的寄生电容c
bl
进行电荷分享，电荷分享结束后，位线bl和互补位线blb上形成电荷共享电压vcs，电荷共享电压vcs比较微弱。在感测放大阶段t2，放大模块200接通第一电源端和第二电源端，放大模块200进行感测放大，可将微弱的电荷共享电压vcs放大为满摆幅的数据电压差。也就是，使位线bl的电压为第一电源端的电压，互补位线blb的电压为第二电源端的电压，或者，互补位线blb的电压为第一电源端的电压，位线bl的电压为第二电源端的电压。
109.在感测放大阶段t2，进行感测放大的操作需要一定的感测电压，定义感测裕度为电荷共享电压vcs和感测电压之间差值，电荷共享电压vcs的大小与电荷共享阶段t1有关。
110.若电荷共享阶段t1的时间太短，存储单元300和位线bl或者互补位线blb之间电荷分享尚未结束，电荷共享电压vcs未达电荷分享的最大值，电荷共享电压vcs比较小，会使感测裕度比较小，则会损失感测裕度。更进一步地，若电荷共享电压vcs过小，致使感测裕度小于零，会造成感测结果失败。若电荷共享阶段t1的时间太长，位线bl或者互补位线blb上的漏电路径会造成更大的电荷流失，电荷共享电压vcs变小，同样会出现感测裕度比较小甚至小于零的情况。
111.在灵敏放大器设计之初，会设合理的电荷共享阶段t1的时间，使电荷共享阶段结束时位线bl和互补位线blb上电荷共享电压vcs为最大值。然而，存储单元300的电压驱动能力会随着温度数据的变化而变化。如图2b所示，当温度数据较低时，存储单元300的电压驱动能力变强，位线bl和互补位线blb上的电荷共享电压vcs提前到达最大值，电荷通过位线bl的漏电路径流失，在电荷共享阶段t1结束时使得电荷共享电压vcs仍比较小，会使感测裕度比较小甚至小于零，造成错误读出数据，例如：电荷共享阶段t1位线bl的电压大于互补位线blb的电压，经过感测放大阶段t2，使得位线bl的电压小于互补位线blb的电压，将存储单元中数据“1”读为数据“0”。如图2c所示，当温度数据较高时，存储单元300的电压驱动能力
变弱，在电荷共享阶段t1结束时，位线bl或者互补位线blb没有与存储电容cs完成电荷共享，位线bl和互补位线blb上的电荷共享电压vcs仍比较小，会使感测裕度比较小甚至小于零。
112.为解决上述问题，本公开提供一种灵敏放大器和半导体存储器，包括控制模块100和放大模块200，控制模块100根据存储单元300的温度数据对第一控制信号en1进行延迟处理，以调节放大模块200接通第一电源端的时间，实现调节位线bl或者互补位线blb与存储单元300进行电荷共享的时间，保证在电荷共享阶段t1的结束时刻在位线bl和互补位线blb上的电荷共享电压vcs为最大值，实现在感测放大阶段t2准确放大位线bl和和互补位线blb上电压差。
113.如图3所示，本公开一实施例提供一种灵敏放大器，包括控制模块100和放大模块200，控制模块100设有输入端和第一输出端，放大模块200设有第一控制端。控制模块100的第一输出端与放大模块200的第一控制端连接。
114.控制模块100的输入端接收第一控制信号en1。控制模块100获取存储单元300的温度数据，并根据存储单元300的温度数据对第一控制信号en1进行延迟处理生成第二控制信号en2。放大模块200在感测放大阶段t2在第二控制信号en2的控制下连通第一电源端，在第一电源端驱动下放大位线bl和互补位线blb之间的电压差。
115.其中，电荷共享阶段t1和感测放大阶段t2为相邻的两个阶段，电荷共享阶段t1的结束时刻为感测放大阶段t2的开始时刻。第二控制信号en2控制放大模块200接通第一电源端，使灵敏放大器进入感测放大阶段t2，则第二控制信号en2的电平变化时刻决定感测放大阶段t2的开始时刻，同时也决定电荷共享阶段t1的结束时刻。
116.当第二控制信号en2为上升沿有效时，第二控制信号en2的电平变化时刻为上升沿时刻，当第二控制信号en2为下降沿有效时，第二控制信号en2的电平变化时刻为下降沿时刻。
117.当存储单元300的温度数据较高时，对第一控制信号en1进行延迟处理的延迟量比较大，也就是第二控制信号en2的电平变化时刻比较晚，灵敏放大器处于电荷共享阶段t1的时间比较长，以补偿存储单元300由于温度数据升高而使其电压驱动能力变弱的情况。
118.当存储单元300的温度数据较低时，对第一控制信号en1进行延迟处理的延迟量比较小。也就是第二控制信号en2的电平变化时刻比较早，灵敏放大器处于电荷共享阶段t1的时间比较短，以补偿存储单元300由于温度数据降低而使其电压驱动能力变强的情况。
119.在上述技术方案中，控制模块100根据存储单元300的温度数据对第一控制信号en1进行延迟处理，以调节第一控制信号en1的电平变化时刻，实现根据存储单元300的温度数据调节电荷共享阶段t1的结束时刻，补偿存储单元300由于温度数据变化而使其电压驱动能力变化的情况。保证在电荷共享阶段t1的结束时刻，在位线bl和互补位线blb上的电荷共享电压vcs为最大值，实现在感测放大阶段t2准确放大位线bl和和互补位线blb上电压。
120.在一些实施例中，如图3所示，控制模块100还设有第二输出端，放大模块200还设有第二控制端，控制模块100的第二输出端与放大模块200的第二控制端连接。控制模块100对第二控制信号en2进行非运算输出第三控制信号en3，放大模块200在感测放大阶段t2在第三控制信号en3的控制下连通第二电源端。
121.在上述技术方案中，控制模块100根据存储单元300的温度数据对第一控制信号
en1进行延迟处理，以调节第一控制信号en1的电平变化时刻，调节放大模块200接通第一电源端的时间。通过对第二控制信号en2进行非运算获得第三控制信号en3，使放大模块200接通第二电源端的时间适应放大模块200接通第一电源端的时间。放大模块200在接通第一电源端和第二电源端后，对位线bl和互补位线blb上的电压进行放大，实现根据存储单元300的温度数据调节感测放大阶段t2的起始时刻，同时实现根据存储单元300的温度数据调节电荷共享阶段t1的结束时刻。
122.在一些实施例中，第一电源端的电压vh大于第二电源端的电压vl，第二电源端通常为接地端。
123.在一些实施例中，如图4所示，控制模块100包括控制单元120、调节单元110和第一反相器130。控制模块100设有输出端，调节单元110设有输入端、输出端和控制端，第一反相器130设有输入端和输出端。
124.控制单元120的输出端连接调节单元110的控制端，调节单元110的输出端连接第一反相器130的输入端。控制单元120根据存储单元300的温度数据生成延迟调节信号，调节单元110的输入端接收第一控制信号en1，调节单元110的控制端接收延迟调节信号，调节单元110根据延迟调节信号对第一控制信号en1进行延迟处理输出第二控制信号en2，第一反相器130对第二控制信号en2进行非运算输出第三控制信号en3。
125.在一些实施例中，如图4所示，控制单元120包括温度传感器121和温度译码器122，温度传感器121设有输出端，温度译码器122设有输入端和输出端。温度传感器121的输出端与温度译码器122的输入端连接。温度传感器121检测存储单元300的温度数据，并对温度数据进行编码处理生成温度编码数据。温度译码器122的输入端与温度传感器121的输出端连接，温度译码器122对温度编码数据进行解码处理，并将解码结果与各个温度档位范围进行比较，确定温度数据对应的档位信息，并根据温度数据对应的档位信息生成延迟调节信号。
126.在一些实施例中，如图4所示，控制单元120包括三个输出端，延迟调节信号包括三个选通信号，调节单元110包括第一调节子单元111、第二调节子单元112、第三调节子单元113以及选择单元114。选择单元114设有三个输入端，依次标记为第一输入端、第二输入端以及第三输入端。
127.第一调节子单元111设有输入端和输出端，第一调节子单元111的输出端与选择单元114的第一输入端连接，第一调节子单元111的输入端接收第一控制信号en1，并对第一控制信号en1进行延迟处理输出第四控制信号en4。
128.第二调节子单元112设有输入端和输出端，第二调节子单元112的输出端与选择单元114的第二输入端连接，第二调节子单元112的输入端接收第一控制信号en1，并对第一控制信号en1进行延迟处理输出第五控制信号en5。
129.第三调节子单元113设有输入端和输出端，第三调节子单元113的输出端与选择单元114的第三输入端连接，第三调节子单元113的输入端接收第一控制信号en1，并对第一控制信号en1进行延迟处理输出第六控制信号en6。
130.其中，第四控制信号en4的延迟量、第五控制信号en5的延迟量以及第六控制信号en6的延迟量都不相同，也就是第四控制信号en4的电平变化时刻、第五控制信号en5的电平变化时刻以及第六控制信号en6的电平变化时刻都不相同。
131.其中，当第四控制信号en4、第五控制信号en5和第六控制信号en6均为上升沿信
号，电平变化时刻为上升沿时刻。当第四控制信号en4、第五控制信号en5和第六控制信号en6均为下降沿沿信号，电平变化时刻为下降沿时刻。
132.选择单元114还设有三个控制端，每个控制端与控制单元120对应的输出端连接，选择单元114的每个控制端接收对应的选通信号，选择单元114在三个选通信号的控制下从第四控制信号en4、第五控制信号en5和第六控制信号en6中选择一个输出，其中，选择单元114的输出端输出信号控制放大模块200的第一控制端。
133.在上述技术方案中，调节单元110包括三个调节子单元、选择单元114以及第二反相器140，三个调节子单元输出信号相对于第一控制信号en1的延迟量不同，也就是三个调节子单元输出信号的电平变化时刻不同，选择单元114根据三个选通信号从三个调节子单元输出信号中选择一个输出，三个选通信号是否有效是根据存储单元300的温度数据确定的，从而实现根据存储单元300的温度数据调节第一控制信号en1的电平变化时刻，并使用选择单元114输出信号控制放大模块200的第一控制端，实现根据存储单元300的温度数据调节电荷共享阶段t1的结束时刻。
134.在一些实施例中，设有三个温度档位范围，标记为第一温度范围、第二温度范围以及第三温度范围。第一温度范围的上限值小于或等于第二温度范围的下限值，第二温度范围的上限值小于或等于第三温度范围的下限值。例如：第一温度范围为t≤20℃，第二温度范围为20℃＜t≤60℃，第三温度范围为t＞60℃。
135.在一些实施例中，将控制单元120输出的三个选通信号标记为第一选通信号、第二选通信号以及第三选通信号。第一选通信号用于控制选择单元114选择第四控制信号en4输出。第二选通信号用于控制选择单元114选择第五控制信号en5输出。第三选通信号用于控制选择单元114选择第六控制信号en6输出。
136.在一些实施例中，第四控制信号en4的延迟量小于第五控制信号en5的延迟量，第五控制信号en5的延迟小于第六控制信号en6的延迟量，也就是第四控制信号en4的电平变化时刻早于第五控制信号en5的电平变化时刻，第五控制信号en5的电平变化时刻早于第六控制信号en6的电平变化时刻。
137.在一些实施例中，当温度数据位于第一温度范围内时，控制单元120输出的第一选通信号为有效值，控制单元120输出的第二选通信号和第三选通信号为无效值，在三个选通信号的控制下选择单元114选择第四控制信号en4输出。
138.当温度数据位于第二温度范围内时，控制单元120输出的第二选通信号为有效值，控制单元120输出的第一选通信号和第三选通信号为无效值，在三个选通信号的控制下选择单元114选择第五控制信号en5输出。
139.当温度数据位于第三温度范围内时，控制单元120输出的第三选通信号为有效值，控制单元120输出的第一选通信号和第二选通信号为无效值，在三个选通信号的控制下选择单元114选择第六控制信号en6输出。
140.在上述技术方案中，也就是存储单元300的温度越高时，选择单元114选择延迟量更大的控制信号输出，也就是电平变化时刻比较晚的控制信号输出，使得电荷共享阶段t1的时间更长，存储单元300和位线bl之间有足够的电荷共享时间，使位线bl和互补位线blb上的电荷共享电压vcs在电荷共享阶段t1的结束时刻最大。
141.在一些实施例中，如图5a所示，第一调节子单元111包括第一脉冲生成器310、第一
延迟电路320、第二脉冲生成器330以及第一锁存器340。
142.第一脉冲生成器310和第二脉冲生成器330都设有输入端和输出端。第一延迟电路320设有输入端和输出端。第一锁存器340设有第一输入端、第二输入端和输出端。
143.第一脉冲生成器310的输出端连接第一锁存器340的第一输入端in1，第二脉冲生成器330的输入端与第一延迟电路320的输出端连接，第二脉冲生成器330的输出端连接第一锁存器340的第二输入端in2。
144.第一脉冲生成器310的输入端接收第一控制信号en1，第一脉冲生成器310根据第一控制信号en1生成第一脉冲信号pl1。第一延迟电路320的输入端也接收第一控制信号en1，第一延迟电路320对第一控制信号en1进行延迟处理输出第一延迟信号。第二脉冲生成器330根据第一延迟信号生成第二脉冲信号pl2。第一锁存器340的第一输入端in1接收第一脉冲信号pl1，第一锁存器340的第二输入端in2接收第二脉冲信号pl2，第一锁存器340根据第一脉冲信号pl1和第二脉冲信号pl2生成第四控制信号en4，并经由输出端out1输出。
145.在一些实施例中，第一脉冲生成器310包括第一与非门311和奇数个第三反相器312。奇数个第三反相器312级联连接，也就是，第一级的第三反相器312的输入端接收第一控制信号en1，第二级的第三反相器312输入端连接第一级的第三反相器312的输出端。依次类推，最后一级的第三反相器312的输入端连接倒数第二级的第三反相器312的输出端。
146.如图5b所示，第一控制信号en1为上升沿信号，第一控制信号en1经过奇数次非运算后，最后一级的第三反相器312输出信号为下降沿信号，且第一控制信号en1的上升沿时刻t1早于最后一级的第三反相器312输出信号的下降沿时刻t3。
147.第一与非门311的第一输入端r1接收第一控制信号en1，最后一级的第三反相器312的输出端与第一与非门311的第二输入端r2连接，第一与非门311对第一控制信号en1和最后一级的第三反相器312输出信号进行与非运算后，经过其输出端输出第一脉冲信号pl1，且第一脉冲信号pl1的脉冲宽度小于第一控制信号en1的脉冲宽度。
148.在一些实施例中，如图5a所示，第一延迟电路320包括第一缓冲器321和第二缓冲器322。第二缓冲器322的输入端与第一缓冲器321的输出端连接。第一缓冲器321的输入端接收第一控制信号en1，第二缓冲器322的输出端输出第一延迟信号。当第一控制信号en1为上升沿信号，经过两次信号延迟后，第一延迟信号的上升沿时刻t2晚于第一控制信号en1的上升沿时刻t1。
149.在一些实施例中，第一脉冲生成器310和第二脉冲生成器330结构相同。继续参考图5a，第二脉冲生成器330包括第四与非门331和奇数个第四反相器332。第四与非门331的第一输入端r3接收第一延迟信号，第一级的第四反相器332接收第一延迟信号，经过奇数次非运算后输入到第四与非门331的第二输入端r4，第四与非门331对第一延迟信号和经过奇数次非运算后的第一延迟信号进行与非运算后，经由输出端输出第二脉冲信号pl2。
150.如图5b所示，第一控制信号en1和第一延迟信号均为上升沿信号，且第一控制信号en1的上升沿时刻t1早于第一延迟信号的上升沿时刻t2，则第一脉冲信号pl1的脉冲起始时刻t1早于第二脉冲信号pl2的脉冲起始时刻t2，且第二脉冲信号pl2的脉冲起始时刻和第一脉冲信号pl1的脉冲起始时刻之间时间差
△
τ1，等于第一延迟信号的上升沿时刻和第一控制信号en1的上升沿时刻之间时间差
△
τ1。第一脉冲信号pl1和第二脉冲信号pl2的脉冲电平相同，脉冲宽度也相同。
151.在一些实施例中，继续参考图5a，第一锁存器340包括第二与非门341和第三与非门342。第二与非门341的第一输入端作为第一锁存器340的第一输入端in1，第二与非门341的第二输入端与第三与非门342的输出端连接，第二与非门341的输出端与第三与非门342的第一输入端连接，第三与非门342的第二输入端作为第一锁存器340的第二输入端in2，第二与非门341的输出端作为第一锁存器340的输出端out1。
152.如图5c所示，第一控制信号en1为上升沿信号，第一脉冲信号pl1和第二脉冲信号pl2都为低电平脉冲时，第一锁存器340的第一输入端in1先接收到低电平脉冲，第一锁存器340的第二输入端in2后接收到低电平脉冲。第一锁存器340输出端在第一脉冲信号pl1的脉冲起始时刻t1输出低电平，并保持低电平。第一锁存器340输出端在第二脉冲信号pl2的脉冲起始时刻t2输出高电平，并保持高电平。也就是第一锁存器340输出端out1输出的第四控制信号en4仍是上升沿信号。第四控制信号en4的上升沿时刻由第二脉冲信号pl2的脉冲起始时刻t2决定。
153.在一些实施例中，如图6a所示，第二调节子单元112包括第三脉冲生成器410、第二延迟电路420、第四脉冲生成器430以及第二锁存器440。
154.第三脉冲生成器410和第四脉冲生成器430都设有输入端和输出端，第二延迟电路420设有输入端和输出端，第二锁存器440设有第一输入端in3、第二输入端in4以及输出端out2。
155.第二延迟电路420的输出端连接第四脉冲生成器430的输入端，第三脉冲生成器410的输出端连接第二锁存器440的第一输入端in3，第四脉冲生成器430的输出端连接第二锁存器440的第二输入端in4。
156.第三脉冲生成器410的输入端接收第一控制信号en1，第三脉冲生成器410根据第一控制信号en1生成第三脉冲信号pl3。第二延迟电路420的输入端接收第一控制信号en1，第二延迟电路420对第一控制信号en1进行延迟处理输出第二延迟信号。第四脉冲生成器430的输入端接收第二延迟信号，第四脉冲生成器43于根据第二延迟信号生成第四脉冲信号pl4。第二锁存器440的第一输入端in3接收第三脉冲信号pl3，第二锁存器440的第二输入端in4接收第四脉冲信号pl4，第二锁存器440根据第三脉冲信号pl3和第四脉冲信号pl4生成第五控制信号en5，并经由输出端out2输出第五控制信号en5。
157.其中，第二延迟电路420的延迟量大于第一延迟电路320的延迟量。也就是，第二延迟电路420输出的第二延迟信号的电平变化时刻比第一延迟电路320输出的第一延迟信号的电平变化时刻更晚。第一延迟信号和第二延迟信号均为上升沿信号时，电平变化时刻为上升沿时刻。第一延迟信号和第二延迟信号均为下降沿信号时，电平变化时刻为下降沿时刻。
158.在一些实施例中，如图6a所示，第二延迟电路420包括第三缓冲器421、第四缓冲器422、第五缓冲器423以及第六缓冲器424。第三缓冲器421的输入端接收第一控制信号en1，第三缓冲器421的输出端连接第四缓冲器422的输入端，第四缓冲器422的输出端连接第五缓冲器423的输入端，第五缓冲器423的输出端连接第六缓冲器424的输入端，第一控制信号en1经过四次延迟处理后输出端第二延迟信号。相较于经过两次延迟得到的第一延迟信号，通过四次延迟得到的第二延迟信号的电平变化时刻比第一延迟信号的电平变化时刻更晚。
159.第三脉冲生成器410的结构同第一脉冲生成器310的结构相同。第三脉冲生成器
410包括第五与非门411和奇数个级联的第五反相器412，第五与非门411和奇数个级联的第五反相器412连接关系同第一脉冲生成器310中相似，不再赘述。第四脉冲生成器430的结构同第一脉冲生成器310的结构相同。第四脉冲生成器430包括第六与非门431和奇数个级联的第六反相器432，第六与非门431和奇数个级联的第六反相器432连接关系同第一脉冲生成器310中相似，不再赘述。第三脉冲生成器410生成第三脉冲信号pl3的原理和第四脉冲生成器430生成第四脉冲信号pl4的原理，都同第一脉冲生成器310生成第一脉冲信号pl1的原理相同。
160.如图6b所示，第三脉冲信号pl3和第四脉冲信号pl4的脉冲电平相同，脉冲宽度也相同。第四脉冲信号pl4的脉冲起始时刻t6晚于第三脉冲信号pl3的脉冲起始时刻t5，且第四脉冲信号pl4的脉冲起始时刻t6和第三脉冲信号pl3的脉冲起始时刻t5之间时间差，与第二延迟信号的电平变化时刻和第一控制信号en1的电平变化时刻之间时间差相同。
161.如图6a所示，第二锁存器440的结构同第一锁存器340的结构相同。第二锁存器440包括第七与非门441和第八与非门442，第七与非门441和第八与非门442的连接关系同第一锁存器340中相似，此处不在赘述。第二锁存器440生成第五控制信号en5的原理同第一锁存器340生成第四控制信号en4的原理。
162.如图6b所示，第二锁存器440输出端out2在第三脉冲信号pl3的脉冲起始时刻t5输出低电平，并保持低电平。第二锁存器440输出端out2在第四脉冲信号pl4的脉冲起始时刻t6输出高电平，并保持高电平。也就是第二锁存器440输出的第五控制信号en5为上升沿信号。第五控制信号en5的上升沿时刻由第四脉冲信号pl4的脉冲起始时刻t6决定。
163.由于第二延迟信号的电平变化时刻和第一控制信号en1的电平变化时刻之间时间差，大于第一延迟信号的电平变化时刻和第一控制信号en1的电平变化时刻之间时间差，使得第四脉冲信号pl4的脉冲起始时刻t6与第三脉冲信号pl3的脉冲起始时刻t5之间时间差，大于第二脉冲信号pl2的脉冲起始时刻t2与第一脉冲信号pl1的脉冲起始时刻t1之间时间差，则第五控制信号en5的上升沿时刻t6晚于第四控制信号en4的上升沿时刻t1。
164.在一些实施例中，如图7a所示，第三调节子单元113包括第五脉冲生成器510、第三延迟电路520、第六脉冲生成器530和第三锁存器540。
165.第五脉冲生成器510和第六脉冲生成器530都设有输入端和输出端，第三延迟电路520设有输入端和输出端，第三锁存器540设有第一输入端in5、第二输入端in6以及输出端out3。
166.第三延迟电路520的输出端连接第六脉冲生成器530的输入端，第五脉冲生成器510的输出端连接第三锁存器540的第一输入端in5，第六脉冲生成器530的输出端连接第三锁存器540的第二输入端in6。
167.第五脉冲生成器510的输入端接收第一控制信号en1，第五脉冲生成器510根据第一控制信号en1生成第五脉冲信号pl5。第三延迟电路520的输入端接收第一控制信号en1，第三延迟电路520对第一控制信号en1进行延迟处理输出第三延迟信号。第六脉冲生成器530的输入端接收第三延迟信号，第六脉冲生成器530根据第三延迟信号生成第六脉冲信号pl6。第三锁存器540的第一输入端in5接收第五脉冲信号pl5，第三锁存器540的第二输入端in6接收第六脉冲信号pl6，第三锁存器540根据第五脉冲信号pl5和第六脉冲信号pl6生成第六控制信号en6，并经由输出端out3输出。
168.其中，第三延迟电路520的延迟量大于第二延迟电路420的延迟量。也就是，第三延迟电路520输出的第三延迟信号的电平变化时刻比第二延迟电路420输出的第二延迟信号的电平变化时刻更晚。第二延迟信号和第三延迟信号均为上升沿信号时，电平变化时刻为上升沿时刻。第二延迟信号和第三延迟信号均为下降沿信号时，电平变化时刻为下降沿时刻。
169.在一些实施例中，如图7a所示，第三延迟电路520包括第七缓冲器521、第八缓冲器522、第九缓冲器523、第十缓冲器524、第十一缓冲器525以及第十二缓冲器526。第七缓冲器521的输入端接收第一控制信号en1，第八缓冲器522的输入端与第七缓冲器521的输出端连接，第九缓冲器523的输入端与第八缓冲器522的输出端连接，第十缓冲器524的输入端与第九缓冲器523的输出端连接，第十一缓冲器525的输入端与第十缓冲器524的输出端连接，第十二缓冲器526的输入端与第十一缓冲器525的输出端连接，第十二缓冲器526输出端输出第三延迟信号。第一控制信号en1经过六次延迟处理后输出端第三延迟信号。通过六次延迟，使得第三延迟信号的电平变化时刻比第二延迟信号的电平变化时刻更晚。
170.如图7a所示，第五脉冲生成器510的结构同第一脉冲生成器310的结构相同。第五脉冲生成器510包括第九与非门511和奇数个级联的第七反相器512，第九与非门511和奇数个级联的第七反相器512连接关系同第一脉冲生成器310中相似，不再赘述。第六脉冲生成器530的结构同第一脉冲生成器310的结构相同。第六脉冲生成器530包括第十与非门531和奇数个级联的第八反相器532，第十与非门531和奇数个级联的第八反相器532连接关系同第一脉冲生成器310中相似，不再赘述。第五脉冲生成器510生成第五脉冲信号pl5的原理和第六脉冲生成器530生成第六脉冲信号pl6的原理，都同第一脉冲生成器310生成第一脉冲信号pl1的原理相同，不再赘述。
171.如图7b所示，第五脉冲信号pl5和第六脉冲信号pl6的脉冲电平相同，脉冲宽度也相同。第六脉冲信号pl6的脉冲起始时刻t8晚于第五脉冲信号pl5的脉冲起始时刻t7，且第六脉冲信号pl6的脉冲起始时刻t8和第五脉冲信号pl5的脉冲起始时刻t7之间时间差，与第三延迟信号的电平变化时刻和第一控制信号en1的电平变化时刻之间时间差相同。
172.如图7a所示，第三锁存器540的结构同第一锁存器340的结构相同，第三锁存器540包括第十一与非门541和第十二与非门542，第十一与非门541和第十二与非门542的连接关系同第一锁存器340中相似，此处不在赘述。第三锁存器540生成第六控制信号en6的原理同第一锁存器340生成第四控制信号en4的原理相同。
173.如图7b所示，第三锁存器540输出端out3在第五脉冲信号pl5的脉冲起始时刻t7输出低电平，并保持低电平。第三锁存器540输出端在第六脉冲信号pl6的脉冲起始时刻t8输出高电平，并保持高电平。也就是第三锁存器540输出的第六控制信号en6为上升沿信号。第六控制信号en6的上升沿时刻由第六脉冲信号pl6的脉冲起始时刻t8决定。
174.由于第三延迟信号的电平变化时刻和第一控制信号en1的电平变化时刻之间时间差，大于第二延迟信号的电平变化时刻和第一控制信号en1的电平变化时刻之间时间差，使得第六脉冲信号pl6的脉冲起始时刻t8与第五脉冲信号pl5的脉冲起始时刻t7之间时间差，大于第四脉冲信号pl4的脉冲起始时刻t6与第三脉冲信号pl3的脉冲起始时刻t5之间时间差，则第六控制信号en6的上升沿时刻t8晚于第五控制信号en5的上升沿时刻t6。
175.在一些实施例中，如图4所示，控制单元120还包括第二反相器140，第二反相器140
的输入端与选择单元114的输出端连接，第二反相器140用于对选择单元114输出信号进行非运算，第二反相器140输出信号用于控制放大模块200的第一控制端。当控制单元120输出上升沿信号时，第二反相器140输出下降沿信号，第一反相器130输出上升沿信号，由第二反相器140输出的下降沿信号控制放大模块200在感测放大阶段t2导通第一电源端，由第一反相器130输出的上升沿信号控制放大模块200在感测放大阶段t2导通第二电源端。
176.在一些实施例中，如图3所示，放大模块200包括第一p型晶体管p1、第二p型晶体管p2、第三p型晶体管p3、第一n型晶体管n1、第二n型晶体管n2以及第三n型晶体管n3。放大模块200内晶体管的连接关系已经在图1中描述，不再赘述。
177.其中，第三p型晶体管p3的栅极作为放大模块200的第一控制端，第三n型晶体管n3的栅极作为放大模块200的第二控制端。
178.在一些实施例中，第二控制信号en2为下降沿信号有效，第三控制信号en3为上升沿信号有效。
179.在一些实施例中，第一控制信号en1为上升沿信号，第三p型晶体管p3的栅极连接第二反相器140，接收第二反相器140输出的第二控制信号en2为下降沿信号，第三n型晶体管n3的栅极连接第一反相器130，接收第一反相器130输出的第三控制信号en3为上升沿信号。
180.下面结合图8a、图8b以及图8c，以存储单元300存储数据为“1”，写入数据为“0”，描述在向存储单元300中写入数据时的工作时序：
181.在电荷共享阶段t1，字线wl上的字线信号为高电平，存储单元300中控制晶体管sn导通，存储单元300中存储电容cs与位线bl共享电荷，位线bl电压升高。
182.如图8a所示，当存储单元300的温度数据比较低，位于第一温度范围时，选择单元114选择第一调节子单元111输出的第四控制信号en4输出，相较于第五控制信号en5和第六控制信号en6，第四控制信号en4的上升沿时刻更早，第二控制信号en2为高电平的时间比较短，第三控制信号en3为低电平的时间比较短，第三n型晶体管n3和第三p型晶体管p3处于截止状态的时间比较短，放大模块200与第一电源端和第二电源端断开的时间比较短，则存储单元300中存储电容cs与位线bl共享电荷时间较短。由于存储单元300在温度较低时电压驱动能力较强，保证在位线bl和互补位线blb上的电荷共享电压达到最大值时第三n型晶体管n3和第三p型晶体管p3导通，及时进入感测放大阶段t2。
183.如图8b所示，当存储单元300的温度数据上升，位于第二温度范围时，选择单元114选择第二调节子单元112输出的第五控制信号en5输出，相较于第四控制信号en4，第五控制信号en5的上升沿时刻更晚，第二控制信号en2为高电平的时间延长，第三控制信号en3为低电平的时间延长，第三n型晶体管n3和第三p型晶体管p3处于截止状态的时间延长，放大模块200与第一电源端和第二电源端断开的时间延长，则存储单元300中存储电容cs与位线bl共享电荷时间延长。由于存储单元300在温度升高后电压驱动能力变弱，通过延长电荷共享时间，保证在位线bl和互补位线blb上的电荷共享电压在电荷共享阶段t1结束时达到最大值。
184.如图8c所示，当存储单元300的温度数据继续上升，位于第三温度范围时，选择单元114选择第三调节子单元113输出的第六控制信号en6输出，相较于第五控制信号en5，第六控制信号en6的上升沿时刻更晚，第二控制信号en2为高电平的时间进一步延长，第三控
制信号en3为低电平的时间进一步延长，第三n型晶体管n3和第三p型晶体管p3处于截止状态的时间进一步延长，放大模块200与第一电源端和第二电源端断开的时间进一步延长，则存储单元300中存储电容cs与位线bl共享电荷时间进一步延长。由于存储单元300在温度升高后电压驱动能力变更弱，通过进一步延长电荷共享时间，保证在位线bl和互补位线blb上的电荷共享电压在电荷共享阶段t1结束时达到最大值。
185.在感测放大阶段t2，第三p型晶体管p3的栅极接收第二控制信号en2变为低电平，第三n型晶体管n3的栅极接收第三控制信号en3变为高电平，放大模块200与第一电源端和第二电源端都接通，放大模块200进一步驱动位线bl和互补位线blb上的电压，在位线bl和互补位线blb上形成更大的电压差。
186.在上述技术方案中，控制单元120根据存储单元300的温度数据对第一控制信号en1进行延迟处理，以调节第二控制信号en2的下降沿时刻，实现根据存储单元300的温度数据调节电荷共享阶段t1的结束时刻，补偿存储单元300由于温度数据变大其电压驱动能力变化的情况，保证在电荷共享阶段t1的结束时刻在位线bl和互补位线blb上的电荷共享电压vcs为最大值，实现在感测放大阶段t2准确放大位线bl和和互补位线blb上电压。
187.本公开一实施例提供一种半导体存储器，包括上述实施例涉及的灵敏放大器。
188.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本公开旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由下面的权利要求书指出。
189.应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求书来限制。

技术特征：

1.一种灵敏放大器，其特征在于，包括：控制模块，其设有输入端和第一输出端，用于获取存储单元的温度数据，根据所述存储单元的温度数据对其输入端接收到的第一控制信号进行延迟处理生成第二控制信号，调节放大模块接通第一电源端的时间，调节位线或者互补位线与所述存储单元的电荷共享时间；放大模块，其第一控制端与所述控制模块的第一输出端连接，其用于在感测放大阶段在所述第二控制信号的控制下连通所述第一电源端，在所述第一电源端驱动下放大所述位线和所述互补位线之间的电压差。2.根据权利要求1所述的灵敏放大器，其特征在于，所述控制模块，还设有第二输出端，还用于对所述第二控制信号进行非运算生成第三控制信号；所述放大模块，还设有第二控制端；其第二控制端连接所述控制模块的第二输出端，用于在所述第三控制信号的控制下连通第二电源端；其中，所述第一电源端的电压大于所述第二电源端的电压。3.根据权利要求1或2所述的灵敏放大器，其特征在于，所述控制模块包括：控制单元，其设有输出端，用于根据所述存储单元的温度数据生成延迟调节信号；调节单元，其设有输入端、输出端和控制端，其控制端连接所述控制单元的输出端，其输入端接收所述第一控制信号，并根据所述延迟调节信号对所述第一控制信号进行延迟处理，输出所述第二控制信号。4.根据权利要求3所述的灵敏放大器，其特征在于，所述控制模块还包括；第一反相器，其输入端与所述调节单元的输出端连接，用于对所述第二控制信号进行非运算，输出第三控制信号。5.根据权利要求3所述的灵敏放大器，其特征在于，所述控制单元包括三个输出端，所述延迟调节信号包括三个选通信号，所述调节单元包括：第一调节子单元，其输出端与选择单元的第一输入端连接，用于对所述第一控制信号进行延迟处理输出第四控制信号；第二调节子单元，其输出端与所述选择单元的第二输入端连接，用于对所述第一控制信号进行延迟处理输出第五控制信号；第三调节子单元，其输出端与所述选择单元的第三输入端连接，用于对所述第一控制信号进行延迟处理输出第六控制信号；其中，所述第四控制信号的延迟量、所述第五控制信号的延迟量以及所述第六控制信号的延迟量都不相同；所述选择单元，其还设有输出端和三个控制端，每个控制端与控制单元的对应的输出端连接，接收对应的选通信号；用于在所述三个选通信号的控制下从所述第四控制信号、所述第五控制信号和所述第六控制信号中选择一个输出；所述选择单元的输出信号用于控制所述放大模块的第一控制端。6.根据权利要求5所述的灵敏放大器，其特征在于，所述调节单元还包括：第二反相器，其输入端与所述选择单元的输出端连接，用于对所述选择单元的输出信号进行非运算后输出；所述第二反相器的输出信号用于控制所述放大模块的第一控制端。7.根据权利要求5所述的灵敏放大器，其特征在于，所述控制单元用于：
当温度数据位于第一温度范围内时，输出的第一选通信号为有效值，输出的第二选通信号和第三选通信号为无效值；控制所述选择单元选择所述第四控制信号输出；当温度数据位于第二温度范围内时，输出的第二选通信号为有效值，输出的第一选通信号和第三选通信号为无效值；控制所述选择单元选择所述第五控制信号输出；当温度数据位于第三温度范围内时，输出的第三选通信号为有效值，输出的第一选通信号和第二选通信号为无效值；控制所述选择单元选择所述第六控制信号输出；其中，第一温度范围的上限值小于或等于所述第二温度范围的下限值，第二温度范围的上限值小于或等于所述第三温度范围的下限值；所述第四控制信号的延迟量小于所述第五控制信号的延迟量，所述第五控制信号的延迟量小于所述第六控制信号的延迟量。8.根据权利要求5所述的灵敏放大器，其特征在于，所述第一调节子单元包括：第一脉冲生成器，其输入端接收所述第一控制信号，用于根据所述第一控制信号生成第一脉冲信号；第一延迟电路，其输入端接收所述第一控制信号，对所述第一控制信号进行延迟处理后输出第一延迟信号；第二脉冲生成器，其输入端与所述第一延迟电路的输出端连接，用于根据所述第一延迟信号生成第二脉冲信号；第一锁存器，其第一输入端与所述第一脉冲生成器连接，其第二输入端与所述第二脉冲生成器连接，其用于根据所述第一脉冲信号和所述第二脉冲信号生成所述第四控制信号。9.根据权利要求5所述的灵敏放大器，其特征在于，所述第二调节子单元包括：第三脉冲生成器，其输入端接收所述第一控制信号，用于根据所述第一控制信号生成第三脉冲信号；第二延迟电路，其输入端接收所述第一控制信号，并对所述第一控制信号进行延迟处理后输出第二延迟信号，且所述第二延迟电路的延迟量大于所述第一延迟电路的延迟量；第四脉冲生成器，其输入端与所述第二延迟电路的输出端连接，用于根据所述第二延迟信号生成第四脉冲信号；第二锁存器，其第一输入端与所述第三脉冲生成器连接，其第二输入端与所述第四脉冲生成器连接，其用于根据所述第三脉冲信号和所述第四脉冲信号生成所述第五控制信号。10.根据权利要求5所述的灵敏放大器，其特征在于，所述第三调节子单元包括：第五脉冲生成器，其输入端接收所述第一控制信号，用于根据所述第一控制信号生成第五脉冲信号；第三延迟电路，其输入端接收所述第一控制信号，并对所述第一控制信号进行延迟处理后输出第三延迟信号，且所述第三延迟电路的延迟量大于所述第二延迟电路的延迟量；第六脉冲生成器，其输入端与所述第三延迟电路的输出端连接，用于根据所述第三延迟信号生成第六脉冲信号；第三锁存器，其第一输入端与所述第五脉冲生成器连接，其第二输入端与所述第六脉冲生成器连接，其用于根据所述第五脉冲信号和所述第六脉冲信号生成所述第六控制信号。
11.根据权利要求8所述的灵敏放大器，其特征在于，所述第一脉冲生成器、所述第二脉冲生成器、第三脉冲生成器、第四脉冲生成器、第五脉冲生成器以及第六脉冲生成的结构相同。12.根据权利要求11所述的灵敏放大器，其特征在于，所述第一脉冲生成器包括：奇数个第三反相器，上一级的所述第三反相器的输出端与下一级的所述第三反相器的输入端连接；第一级的所述第三反相器的输入端接收所述第一控制信号，最后一级的所述第三反相器的输出端与第一与非门的第二输入端连接；所述第一与非门，其第一输入端接收所述第一控制信号，其输出端输出所述第一脉冲信号。13.根据权利要求8所述的灵敏放大器，其特征在于，所述第一锁存器、第二锁存器以及第三锁存器结构相同，所述第一锁存器包括：第二与非门；其第一输入端作为所述第一锁存器的第一输入端，其第二输入端与第三与非门的输出端连接，其输出端与所述第三与非门的第一输入端连接；所述第三与非门；第二输入端作为所述第一锁存器的第二输入端，其输出端作为所述第一锁存器的输出端。14.根据权利要求8所述的灵敏放大器，其特征在于，所述第一延迟电路包括：第一缓冲器，其输入端接收所述第一控制信号；第二缓冲器，其输入端与所述第一缓冲器的输出端连接，其输出端输出所述第一延迟信号。15.根据权利要求9所述的灵敏放大器，其特征在于，所述第二延迟电路包括：第三缓冲器，其输入端接收所述第一控制信号；第四缓冲器，其输入端与所述第三缓冲器的输出端连接；第五缓冲器，其输入端与所述第四缓冲器的输出端连接；第六缓冲器，其输入端与所述第五缓冲器的输出端连接，其输出端所述第二延迟信号。16.根据权利要求10所述的灵敏放大器，其特征在于，所述第三延迟电路包括：第七缓冲器，其输入端接收所述第一控制信号；第八缓冲器，其输入端与所述第七缓冲器的输出端连接；第九缓冲器，其输入端与所述第八缓冲器的输出端连接；第十缓冲器，其输入端与所述第九缓冲器的输出端连接；第十一缓冲器，其输入端与所述第十缓冲器的输出端连接；第十二缓冲器，其输入端与所述第十一缓冲器的输出端连接，其输出端输出所述第三延迟信号。17.根据权利要求3所述的灵敏放大器，其特征在于，所述控制单元包括：温度传感器，其用于检测所述存储单元的温度数据，并根据所述温度数据生成温度编码数据；温度译码器，其输入端与所述温度传感器的输出端连接，其用于根据所述温度编码数据生成所述延迟调节信号。18.根据权利要求1所述的灵敏放大器，其特征在于，所述放大模块包括：第三p型晶体管，其源极与所述第一电源端连接，其栅极作为所述放大模块的第一控制
端；第一p型晶体管，其源极与所述第三p型晶体管的漏极，其栅极连接第二p型晶体管的漏极；所述第二p型晶体管，其源极与所述第一p型晶体管的源极连接，其栅极连接所述第一p型晶体管的漏极；第一n型晶体管，其漏极连接所述第一p型晶体管的漏极，其栅极连接第二n型晶体管，其栅极连接互补位线，其源极与第二电源端间接耦合；所述第二n型晶体管，其漏极连接所述第二p型晶体管的漏极，其栅极连接所述第一n型晶体管，其栅极连接位线，其源极与所述第一n型晶体管的源极连接。19.根据权利要求18所述的灵敏放大器，其特征在于，所述放大模块包括：第三n型晶体管，其源极与第二电源端连接，其栅极作为所述放大模块的第二控制端，其漏极连接所述第一n型晶体管的源极。20.一种半导体存储器，其特征在于，包括如权利要求1至19中任意一项所述的灵敏放大器。

技术总结

本公开提供一种灵敏放大器和半导体存储器，包括控制模块，其设有输入端和第一输出端，用于获取存储单元的温度数据，根据存储单元的温度数据对其输入端接收到的第一控制信号进行延迟处理生成第二控制信号，调节放大模块接通第一电源端的时间，调节位线或者互补位线与存储单元的电荷共享时间，放大模块，其第一控制端与控制模块的第一输出端连接，其用于在感测放大阶段第二控制信号的控制下连通第一电源端，在第一电源端驱动下放大位线和互补位线之间的电压差。通过如此设置，保证在电荷共享阶段的结束时刻在位线和互补位线上的电荷共享电压为最大值，实现在感测放大阶段准确放大位线和和互补位线上电压。位线和和互补位线上电压。位线和和互补位线上电压。