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VCS+VERDI独立仿真xilinx工程说明

VCS+VERDI独⽴仿真xilinx⼯程说明

使⽤环境：ubutun系统+centos7虚拟机

第⼀步：添加centos7虚拟机和ubutun系统共同的开发空间。将ubutun系统下的⼯程⽬录添加到centos7虚拟机中，如下图所⽰：虚拟机：VM–>setting–>option，添加在ubutun系统下的⼯程⽬录。

第⼆步：在centos7系统下启动vivado，并打开share⼯作区的⼯程，然后导出simulation⽂件。

(share⼯作区⽬录：/mnt/hgfs/jishengli)

vivado: file-----> export----> export simulation

然后可以关掉vivado⼯程了。

第三步：打开导⼊simulation⽂件的⽂件夹，⾥⾯包含⼀个vcs⽂件夹。打开如下图所⽰。

在VCS⽂件夹下新建⼀个makefile⽂件和synopsys_sim.setup⽂件。

1）：synopsys_sim.setup中填写内容如下：

xil_defaultlib:vcs_lib/xil_defaultlib

OTHERS=/home/eda/fpga/vcs_lib/synopsys_sim.setup

2）：Makefile⽂件中添加内容如下：（标红和标黄的地⽅是需要根据具体⼯程修改的地⽅）。

其中ref_dir=/home/eda/fpga/sim_vcs/vcs/srcs可从当前⽬录下的后缀为.sh(tb_lookup_table_top.sh)⽂件中复制（需要删除双引号），表⽰源代码的位置；

top是代码顶层的名称；黄⾊部分为testbench⽂件的名称。

#-------------------------------------------------------------------------------------------------------

all :comp elaborate sim

#-------------------------------------------------------------------------------------------------------

vlogan_opts =-full64 -v2005

vhdlan_opts =-full64

vcs_elab_opts =-full64 -debug_pp -t ps -licqueue -l elaborate .log -P ${LD_LIBRARY_PATH }/novas .tab ${LD_LIBRARY_PATH }/pli .a

vcs_sim_opts =-ucli -licqueue -l sim .log

top =lookup_table_top

ref_dir =/home /eda /fpga /sim_vcs /vcs /srcs

#-------------------------------------------------------------------------------------------------------

comp :

内容参考3）

#-------------------------------------------------------------------------------------------------------

elaborate :

vcs ${vcs_elab_opts } xil_defaultlib .tb_${top } xil_defaultlib .glbl -o tb_${top }_simv \

-cm line +cond +fsm +branch +tgl \

-cm_name ${top } \

-cm_dir ./${top }.vdb

#-------------------------------------------------------------------------------------------------------

sim :

./tb_${top }_simv ${vcs_sim_opts } -do simulate .do \

cm line +cond +fsm +branch +tgl \

-cm_name ${top } \

-cm_dir ./${top }.vdb

#-------------------------------------------------------------------------------------------------------

coverage :

dve -full64 -covdir *.vdb

#-------------------------------------------------------------------------------------------------------

urg :

urg -full64 -dir ${top }.vdb -report coverage_report &

#-------------------------------------------------------------------------------------------------------

verdi :

verdi +v2k -f filelist .f -f -ssf *.fsdb -nologo &

#-------------------------------------------------------------------------------------------------------

clean :

rm -rf *~ core csrc *simv vc_hdrs .h ucli .key urg * *.log novas .* \

逆变电源模块*.fsdb * verdiLog 64* DVEfiles *.vpd *_report *.vdb *.daidir

#-------------------------------------------------------------------------------------------------------

3）：打开VCS⽂件夹下的.sh⽂件（例如tb_lookup_table_top.sh）如下图所⽰。复制compile()下⾯的⼤括号{}内所有内容（不包括⼤括号）。然后打开makefile⽂件。将复制的内容粘贴到makefile⽂件中comp：下⽅。

如下第⼆张图所⽰。

因为makefile和shell语法的不同，需要对粘贴的内容作如下更改：

{vlogan_opts}

{ref_dir}

{vhdlan_opts}

删除所有“2>&1 | tee -a vlogan.log”，“2>&1 | tee -a vhdlan.log”语句。

vlogan和vhdlan等指令需要以tab键开头，需要将对应⾏开头的空格替换成tab。

土著菌

防辐射电磁炉该部分最后⼀⾏不能有换⾏符\，有的话删除即可。

vlogan pts 需要替换为o ref ir 需要替换为d vhdlan pts 需要替换为o

4）：在src⽂件夹下，顶层的tb⽂件中加⼊⽣成fsdb⽂件的语句

标黄部分需要改成对应的顶层和testbench⽂件名称。

initial begin

$fsdbDumpfile ("lut_top.fsdb");

$fsdbDumpvars (0,tb_lookup_table_top );

end

5）在VCS⽂件夹下新建⼀个filelist.f⽂件，并将VCS⽂件夹下SRCS⼦⽂件夹下的.v⽂件加⼊到filelist.f⽂件中。如果想看IP内部的信号，需要将IP⽂件夹内的.v⽂件⼀并加⼊即可。如下图所⽰。溶剂回收

铸造工艺流程

6）：其中make comp表⽰语法检查；make elaborate 表⽰编译；make sim 表⽰运⾏仿真；make coverage表⽰观察覆盖率；make urg表⽰产⽣覆盖率报告；make verdi表⽰运⾏verdi软件查看仿真波形；make clean表⽰清除所有产⽣的⽂件。make表⽰顺序执⾏comp，elaborate，sim三个语句。

VCS和vivado有部分差异，在VCS中报错的部分需要按照提⽰修改，直到通过编译。

调试脚本的时候可分步执⾏。调试代码可直接make，然后make verdi来仿真。

7）：编译过程中，可通过在testbench中增加$finish语句结束，也可以通过修改VCS⽂件夹内的simulate.do⽂件来约束运⾏时间，如下所⽰。

8）：每次从VIVADO软件中export simulation的时候都需要检查⼀下步骤4和步骤7。

本文发布于:2024-09-22 07:12:59，感谢您对本站的认可！

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