Cortex-A53处理器

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Cortex™-53处理器是ARM的最高效的应用处理器，提供当今主流的智能手机体验，在一季度的力量在各自的工艺节点。

的Cortex-A53和极高功耗效率的ARMv8处理器是能够支持32位的ARMv7代码和64位代码的AArch64执行状态。它提供了更多的性能比Cortex-A7处理器的功率效率更高，并能够作为一个独立的主要的应用处理器，或者作为一个伴侣到Cortex-A57在big.LITTLE处理器被部署。

的Cortex-A53处理器可实现单独或成对的Cortex-A57处理器在big.LITTLE配置，以获得最佳的性能，可扩展性和能源效率。

为什么选择Cortex-A53处理器

使用ARM的big.LITTLE技术的Cortex-A53处理器，将有效地运行你的互联生活。此关连的生

活不只是社会化媒体，新闻和通知，您会收到今天，而且还会使设备上下文知道，连接到互联网的东西。情境意识已经发生在今天的智能手机，但用的Cortex-53处理器的超效率将让你的智能手机使用的传感器的信息，日历，联系人信息和基于位置的服务，提供相关的信息。

Cortex-A53处理器

∙ 可以提供的计算能力的高端智能手机的今天，在最低的功耗和面积占用，实现全天候电池寿命典型的设备使用

∙ Eficiently运行旧的ARM 32位应用程序

∙ 高速缓存相干的ARM Mali™系列图形处理单元（GPU）的GPU计算应用程序的互操作性

∙ 提供可选的可靠性和可扩展性的高性能企业应用程序

∙ 在未来16个内核的配置无缝连接ARM的互连

Cortex-A53处理器性能

Cortex-A53处理器可提供更高的性能比它的前辈在更高层次上的电源效率，有效地微芯以上的Cortex-A9处理器，它定义了今天的高端移动平台的性能。

下图显示的性能Cortex-A9和Cortex-A7的早期测试平台上的测量结果。结果预计将提供高性能的四核配置的“率”整数和一些浮点性能的基准测试，测试的大型和中型数据集的混合。这些压力每个CPU的L2高速缓存的内存系统。 “率”部分的基准重复相同的代码在每个系统中的第二，第三和第四的CPU，以及测量所交付的总体性能。这样的汇率基准评估能力的多处理系统来处理内存在多环境下的交通和连贯性的要求。

在Cortex-A53能够提供更多的性能比Cortex-A9化尸池的系统相媲美的速度，在此基准。下图显示的性能测量结果，运行各种Android™基准的双核Cortex-A9，双核Cortex-A7，和预测的结果基于双核Cortex-A53平台上测得的隆起与上同类型的Cortex-A7代码。结果表明，Cortex-A53的提供类似，但表现相对小幅低到Cortex-A9运行在相同的频率，而在相同的频率的Cortex-A53提供了更高的性能比Cortex-A9的。

基准	Cortex-A5的	Cortex-A7的	Cortex-A53的*
Dhrystone的（DMIPS / MHz）的	1.6	1.9	2.3
CoreMark测试（的CoreMark / MHz）的	2.3	2.6	3.0
SPEC：诠释第2000（基地）	290	350	450 **
钢丝螺套标注

*预计
* Provisonal

Cortex-A53处理器规格

Cortex-A53 MPCore
建筑	ARMv8
多核	∙ 1-4X在一个单一的SMP处理器的集 ∙ 一致的SMP多处理器集通过AMBA®4技术
ISA支持	∙ AArch32完全向后兼容的ARMv7 ∙ AArch64 64B的支持和新的建筑特 ∙ 的TrustZone ®安全技术 ∙ NEON ™高级SIMD ∙ DSP和SIMD扩展 ∙ VFPv4浮点 ∙ 硬件虚拟化支持
调试和跟踪	的CoreSight ™DK-A53

Cortex-A53的微架构特性
特点	优点	AArch32	AArch64
ARM V8体系结构	64位和32位的执行状态为可扩展的高性能	是	是
硬件加速加密	3倍至10倍的更好的软件的加密性能，可用于解密/加密小颗粒太小，无法有效地卸载到硬件加速器（比如HTTPS）	是	是
NEON技术	可加速多媒体和信号处理算法，如视频编码/解码，2D/3D图形，游戏，音频和语音处理，图像处理，电话，和声音合成。同时在加速浮点沙画工具SIMD执行代码。	是	是
浮点单元	硬件支持浮点运算的一半，单精度和双精度浮点arithmetic.Now与IEE754-2008增强。	是	是
加载获取，存储发布指令	专为C + +11，C11，Java内存模型。消除明确的内存屏障指令线程安全的代码的性能提高	是	是
大型物理地址范围	允许处理器访问超过4GB的物理内存。	是	是
TrustZone®技术	从数字权利管理电子支付的安全性的应用范围，确保可靠地执行。	是	是
硬件虚拟化	使多个软件环境和他们的应用程序同时访问系统的功能	是	是
自动事件信令	对于低功耗，高性能的自旋锁。	是	是
双精度浮点SIMD	允许被应用到更广泛的算法（如科学/高性能计算（HPC）和超级计算机）的SIMD向量化。	没有	是
64位虚拟地址范围	启用虚拟内存超过4GB 32b限制。重要的现代桌面和服务器软件使用内存映射文件I / O，稀疏的解决。	没有	是
较大的寄存器文件	31×64B的通用寄存器：提高了性能，降低了堆栈使用。较少的堆栈溢出，使更积极的编译器。 SIMD更多的应用程序，例如可用于HPC	没有	是
高效的64位立即生成	不太需要文字池	没有	是
大型PC相对寻址范围	（+ /-4GB）内的共享库和位置独立的可执行文件的高效的数据处理	没有	是
标记指针	动态类型语言（如JavaScript），并等待垃圾回收有用	没有	是
64K页	减少TLB命中率和深度的页面各界	没有	是
新的异常模式	减少操作系统和虚拟机管理程序软件的复杂性	没有	是
增强的缓存管理	用户空间的缓存操作的改善系统的动态代码生成效率，数据缓存零速清	没有	是

Cortex-A53的建筑特
特点	优点
在订单管道	更低的功耗。性能的改进要求在设计中的其他地方，例如存储系统和问题的能力。
增加了双问题的能力	增加峰值的指令吞吐量通过重复执行资源，而双指令解码器。
电源优化的L2缓存	效率优化的L2缓存设计可以提供更低的延迟和平衡性能与效率。
512进入主TLB	改进的代码的性能与复杂的内存访问模式，如浏览网页。较大的主TLB比的Cortex-A7和封装外壳Cortex-A9。
小，快uTLBs，	10入门的UTLB用极短的缺失，从主TLB重新加载允许在小范围内的优异的性能和电源足迹。
先进的分支预测	4k位条件预测，256入门间接预测增加分支的命中率。
64B高速缓存行	与Cortex-A57微体系结构完全一致，简化缓存管理软件在big.LITTLE系统。 64B线尺寸有较好的折中为现代内存访问模式。
非阻塞I取多行预取	指令的吞吐能力，增加更多类型的基准，从控制代码的处理密集型的循环。
双相同的ALU流水线	增加的机会，双发指令，在一个小的额外面积。
64B存储路径	余额店带宽与动态功耗，专注于高效率的设计权衡。
多流预取	更大的数据的主数据通路的流入增加在一个宽的范围内的代码的整体性能。
增加了D-端的输送量	3，出的负载错过能力（每核心预取除外）; 8未完成的事务（每个核心）
广泛的省电功能	Heirarchical门控时钟，电源域，先进的保留模式。

Cortex-A53地球仪制作方法简单的先进的多核功能
该处理器还利用广泛的ARM MPCore多核技术，可实现可扩展的性能和功耗控制，超过今天的类似的高性能设备的性能，同时保持在严格的移动电源的限制。多核处理提供的能力的任何四个分量处理器，集内的，在不使用时关闭，例如当设备处于待机模式，以节省电力。当需要更高的性能，每一个处理器中使用，以满足需求，同时还分担工作量，以保持尽可能低的功耗。
探听控制单元	SCU是负责管理的互连，仲裁，通信，缓存-2高速缓存和系统内存的传输，缓存一致性和其他功能的处理器。的Cortex-A53 MPCore处理器还公开了这些功能其他系统加速器和非缓存的DMA驱动的外围设备，以提高性能和降低系统的功耗。该系统的连贯性，也降低了软件的复杂性维护软件在每个OS驱动程序的一致性。
加速器一致性端口	这AMBA 4 AXI™兼容的从接口上的SCU提供了一个互连点的主人，是更好地直接与Cortex-A53处理器。此接口支持所有标准的读或写操作，无需额外的连贯性要求。然而，任何读一个连贯的内存区域的交易将交互与SCU测试的信息是否已经被存储在L1高速缓存。 SCU将强制执行前写连贯性写操作被转发到存储系统，可以分配到L2高速缓存，除去直接写入到片外存储器的功耗和性能的影响
通用中断控制器	实现处理器间的通信和系统中断的路由和优先次序的标准化和架构的中断控制器，政府，机构或社区提供了丰富而灵活的方法。在软件控制下，每个中断可以分布在CPU，硬件优先级和路由之间的操作系统和的TrustZone软件管理层。此路由的灵活性和支持的操作系统虚拟化的中断，需要提高的能力的解决方案，利用管理程序（hypervisor）的主要功能之一。