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包括至少一个双极晶体管的集成电路和相应的制造方法与流程

包括至少一个双极晶体管的集成电路和相应的制造方法
1.相关申请的交叉引用
2.本技术要求于2021年5月21日提交的法国专利申请第2105334号的优先权权益，其全部内容在法律允许的最大范围内通过引用结合于此。
技术领域
3.实施例和实现方式涉及集成电路，具体是双极晶体管(bipolar transistor)，以及用于制造双极晶体管的方法。

背景技术：

4.双极晶体管，通常包括例如p型的第一类型的掺杂半导体基极区、与基极区相邻的例如n型的第二类型的掺杂半导体集电极区，以及与基极区相邻的第二类型的掺杂半导体发射极区。
5.当在形成双极晶体管的半导体衬底中掺杂第一类型时，形成集电极区的第二类型的掺杂阱通常围绕基极区，这使得有可能用两个相反的pn结电绝缘基极区和衬底。
6.主要包括“数字”电子器件的集成电路，例如互补技术cmos(互补金属氧化物半导体)中的逻辑电路和用于存储数字数据的非易失性存储器电路，可以包括双极晶体管，例如，在具有与温度无关的参考电压的发电机电路(如带隙电路)中发现。
7.在这种类型的集成电路中用于制造双极晶体管的步骤通常与数字电子设备的制造步骤共集成，即，与为其他数字元件提供的步骤同时执行的步骤，而不是专门用于双极晶体管。
8.例如，在形成掩埋在半导体衬底的深度的绝缘区的步骤中，作为三阱型结构的一部分，可以共集成集电极区的形成。
9.基极区的形成可以在形成逻辑电路晶体管阱的步骤中共集成。
10.发射极区的形成可以在形成cmos晶体管的源极区和漏极区的步骤中共集成。
11.汇集制造步骤可以降低制造成本，但是所得到的双极晶体管的半导体区通常优化得很差。因此双极晶体管表现很差，特别是在“β”电流增益β可能小于10的情况下，而通过专用和优化步骤制成的可比双极晶体管的电流增益β可能在100到200之间。
[0012]“达林顿”晶体管配置，即至少两个双极晶体管的公共集电极配置，其中上游双极晶体管的发射极连接到下游双极晶体管的基极，使得可以形成电流增益β更大的等效双极晶体管。达林顿配置的等效电流增益β由单个双极晶体管的电流增益β值的“n”阶多项式给出，“n”是达林顿配置中双极晶体管的数目。
[0013]
然而，这种类型的配置与单个双极晶体管相比具有由达林顿配置占用的空间乘以“n”和相对于单个双极晶体管的激活电压(基极-发射极电压)乘以“n”的缺点。当“n”大于或等于3(n≥3)时，这就变得特别有问题。
[0014]
因此，需要性能良好、特别是具有高电流增益β的双极晶体管的实施例，而不增加双极晶体管所占用的空间并限制激活电压的值。

技术实现要素：

[0015]
在这方面，根据一个方面，提出了一种集成电路，包括布置在第一类型的掺杂半导体衬底中和/或布置在第一类型的掺杂半导体衬底上的至少一个双极晶体管。双极晶体管包括：公共集电极区，包括位于掺杂衬底的深度中的与第一类型相反的第二类型的掩埋半导体层，以及连接掩埋半导体层的第二类型的掺杂环形阱；第一类型的掺杂半导体阱由环形阱包围并由掩埋半导体层界定，第一类型的掺杂半导体阱包含第一基极区和第二基极区；位于第一基极区中的第二类型的掺杂第一发射极区，以及位于第二基极区中的第二类型的掺杂第二发射极区；导体轨道，用于电耦接第一发射极区与第二基极区；以及垂直栅极结构，垂直地横跨包含基极区的半导体阱延伸至掩埋半导体层，以便电绝缘第一基极区和第二基极区。
[0016]
换句话说，提出了具有两个双极晶体管的达林顿晶体管型配置，但具有包含两个基极区的单个“三阱”，即具有单个双极晶体管的标准形式的尺寸。
[0017]
实际上，垂直栅结构所占用的用于在阱内相互绝缘第一基极区和第二基极区的空间，相对于双极晶体管的尺寸来说是可以忽略的。具体地，垂直栅结构所占用的空间远小于以与基极区的掺杂类型相反的掺杂阱的标准方式绝缘基极区所占用的空间。
[0018]
根据一个实施例，垂直栅结构包括用导电材料填充的沟槽，导电材料在沟槽的底部和侧面上被介电壳电绝缘。
[0019]
根据一个实施例，垂直栅结构还包括在沟槽底部注入的区域，该区域由第二类型掺杂，占据沟槽底部和包含基极区的半导体阱中的掩埋半导体层之间的空间。
[0020]
实际上，在介质壳中填充有导电材料的沟槽可以到达掩埋半导体层，在这种情况下，两个基极区之间的电绝缘完全由沟槽形成，具体是由介质壳形成。在这种情况下，实际上，沟槽有可能不到达掩埋半导体层，并且在这种情况下，垂直栅结构有利地包括注入在沟槽底部和掩埋半导体层之间的所述区域。因此，两个基极区之间的电绝缘由植入沟槽底部的区域和介电壳形成。
[0021]
根据一个实施例，垂直栅结构从包含基极区的半导体阱的前表面垂直地延伸到包含基极区的半导体阱中，并在前表面的平面方向上纵向地从围绕包含基极区的半导体阱的环形阱的一个边缘径向地延伸到另一个边缘。
[0022]
根据一个实施例，集成电路还包括所述至少双极晶体管、至少一个非易失性存储器单元，所述非易失性存储器单元包括浮栅晶体管和具有垂直栅极的掩埋存取晶体管，并且其中包含基极区的半导体阱与包含用于形成浮栅晶体管沟道的区域的存储器单元的阱具有相同的深度、相同的组成和相同的掺杂剂浓度。
[0023]
浮栅晶体管的沟道区一般是浮栅晶体管的源极区和漏极区之间的区域。
[0024]
除了包含双极晶体管的基极区的半导体阱可以与存储器单元的阱共集成而形成的事实之外，存储器单元阱的深度有利地低于其他类型实施例的三阱。此外，存储器单元的阱中的掺杂剂浓度有利地低于其他类型实施例的三阱的浓度，使得有可能增加基极区的电阻，并因此增加与阱形成的pn结的电压电阻。
[0025]
这导致在每个基极区中形成的双极晶体管的电流增益β的增加。实际上，电流增益β与基极掺杂剂浓度成反比，与基极深度(发射极-集电极距离)成反比。然而，双极晶体管与非易失性存储器单元的共集成使得可以减小包含基极区的阱中掺杂剂的深度和浓度。
[0026]
根据一个实施例：公共集电极区的掩埋半导体层具有与形成在存储器单元的阱下方延伸的源平面的掩埋半导体层相同的组成和相同的深度；公共集电极区的环形阱具有与围绕所述存储器单元的阱的环形阱相同的组成和相同的结构，并且允许与形成源平面的掩埋半导体层电接触；电绝缘第一基极区和第二基极区的垂直栅结构具有与具有垂直栅极的掩埋存取晶体管的栅结构相同的结构和相同的尺寸。
[0027]
根据一个实施例，至少一个双极晶体管属于与温度无关的基准电压产生电路。
[0028]
根据另一方面，提出了一种用于在第一类型的掺杂半导体衬底中制造集成电路的方法，包括制造至少一个双极晶体管，包括：形成公共集电极区，包括在衬底的深度中注入由与第一类型相反的第二类型掺杂的掩埋半导体层，以及注入连接掩埋半导体层的第二类型的掺杂半导体环形阱；在由环形阱包围并由掩埋半导体层界定的区域中注入第一类型的掺杂半导体阱；形成垂直地穿过第一类型的掺杂半导体阱延伸至掩埋半导体层的垂直栅结构，以电绝缘第一类型的掺杂半导体阱中的第一基极区和第二基极区；在第一基极区中注入第二类型的掺杂的第一发射极区，以及在第二基极区中注入第二类型的掺杂的第二发射极区；以及形成将第一发射极区电耦接到第二基极区的导体轨道。
[0029]
在一个实施例中，形成垂直栅结构包括蚀刻沟槽，在沟槽的底部和侧面形成介电壳，并用导电材料填充沟槽。
[0030]
在一个实施例中，形成垂直栅结构还包括在沟槽底部注入第二类型的掺杂注入区，以便在沟槽底部和掩埋半导体层之间占据第一类型的掺杂半导体阱中的空间。
[0031]
在一个实施例中，垂直栅结构形成为在第一类型的掺杂半导体阱中从第一类型的掺杂半导体阱的前表面垂直延伸，并且在前表面的平面方向上，从围绕第一类型的掺杂半导体阱的环形阱的一个边缘径向纵向延伸到另一个边缘。
[0032]
在一个实施例中，方法还包括制造至少一个非易失性存储器单元，非易失性存储器单元包括浮栅晶体管和具有垂直栅极的掩埋存取晶体管，其中，在注入所述存储器单元的包含浮栅晶体管的沟道区的阱的同时，执行注入第一类型的掺杂半导体阱。
[0033]
在一个实施例中：在掩埋半导体层的深度中注入掩埋半导体层的同时，在掩埋半导体层的深度中注入公共集电极区，该掩埋半导体层形成在存储器单元的阱下方延伸的源平面；在注入围绕存储器单元的阱的环形阱的同时，进行公共集电极区的环形阱的注入，并允许与形成源平面的掩埋半导体层电接触；以及在形成具有垂直栅极的掩埋存取晶体管的栅极结构的同时，执行形成使第一基极区和第二基极区电绝缘的垂直栅结构。
附图说明
[0034]
本发明的其他优点和特征在以下实施例和实施方式的详细描述和附图中给出，这些实施例和实施方式不被认为是限制性的，其中：
[0035]
图1和图2示出了双极晶体管的示例性实施例；
[0036]
图3示出了达林顿配置，两个晶体管等效于双极晶体管；
[0037]
图4示出了温度无关的电压发生器电路(带隙型)；以及
[0038]
图5至图9示出了与非易失性存储器单元的制造共集成执行的双极晶体管的制造步骤。
具体实施方式
[0039]
图1和图2示出了集成电路ci的双极晶体管tbp的示例性实施例。图1示出了双极晶体管tpb在图2的平面i-i中的横截面视图，而图2示出了双极晶体管tbp在图1的平面ii-ii中的俯视图。
[0040]
双极晶体管tbp形成在例如p型的第一类型的掺杂半导体衬底psub中。
[0041]
双极晶体管tbp是以两个双极晶体管的达林顿型配置方式设计的，其中单个“三阱”包含两个基极区，即具有标准形式单双极晶体管大小的两个晶体管的达林顿配置。
[0042]
参考图3，它示出了达林顿配置，两个晶体管等效于双极晶体管tbp。每个晶体管包括集电极区c、基极区b1、b2和发射极区e1、e2。两个晶体管的集电极区c耦接在一起，“上游”晶体管的发射极区e1耦接到“下游”晶体管的基极区(术语“上游”和“下游”由该耦接界定)。公共集电极区c形成双极晶体管tbp的等效集电极区，上游晶体管的基极区b1形成双极晶体管tbp的等效基极区，下游晶体管的发射极区e2形成双极晶体管tbp的等效发射极区。
[0043]
当达林顿配置的上游晶体管和下游晶体管各自具有相同的电流增益β0时，双极晶体管tbp的等效电流增益β可用β＝β
02
+2*β0表示。双极晶体管tbp的等效基极-发射极阈值电压vbe为上游和下游晶体管的阈值电压vbe0之和，即vbe＝vbe0+vbe0。例如，如果β0＝12，则β＝168，如果vbe0＝0.6v，则vbe＝1.2v。
[0044]
再次参考图1和图2。两个基极区b1、b2形成在三阱结构的同一阱pw中。三阱结构，通过包含绝缘阱pw的相反类型(例如，n型)的掺杂绝缘阱niso-nw，使得能够用与衬底psub(例如，p型)相同类型的掺杂对阱pw进行电绝缘。因此，与绝缘阱niso-nw形成的极性相反的pn结，使得能够将阱pw与衬底psub电绝缘。
[0045]
因此，包含两个基极区b1、b2的阱pw在横向上，即在x和y方向上被第二类型的掺杂环形阱nw包围，并且在深度上，即在垂直方向z上被第二类型的掺杂掩埋半导体层niso界定。环形阱nw在深度上延伸，直到它与掩埋半导体层niso连接。
[0046]
术语“环形”指不一定是圆形的环形形式，即由相互平行的内周长和外周长界定的几何区域。在上面的视图(图2)中，阱nw的环形形式相当于基本上正方形的框架。
[0047]
此外，均为第二类型的掩埋半导体区niso和掺杂环形阱nw形成公共集电极区c，在环形阱nw的前表面(在xy平面中)处形成高掺杂接触区c+，这使得可以连接集电极c的金属端子。
[0048]
为了使包含在阱pw中的第一基极区b1和也包含在阱pw中的第二基极区b2电绝缘，双极晶体管包括垂直栅结构sgv，垂直地穿过在基极区b1、b2之间的半导体阱pw延伸到掩埋半导体层niso。
[0049]
垂直栅结构sgv包括沟槽，沟槽填充有导电材料gv，所述导电材料gv在沟槽的底部和侧面由介电壳ox电绝缘。
[0050]
这种类型的垂直栅结构sgv对应于掩埋晶体管的垂直栅结构，掩埋晶体管具体用作集成电路的非易失性存储器单元cel(参见图9)中的存取晶体管ta(参见图9)。
[0051]
因此，垂直栅结构sgv可以有利地结合存储器单元cel的相应制造步骤“免费”制造。垂直栅结构sgv因此将具有与具有垂直栅极ta的掩埋存取晶体管的栅极相同的结构(即，相同的布局和相同的材料)和相同的尺寸(具体是深度)(参见图9)。
[0052]
在第一备选方案(图1中未明确示出)中，填充有导电材料gv的沟槽具有垂直延伸
通过阱pw直到其到达或穿透掩埋半导体层niso的深度。在这种情况下，介电壳ox和保持在浮置电位的导电材料gv允许第一基极区b1和第二基极区b2彼此电绝缘。
[0053]
在第二备选方案中(如图1和图2所示)，填充有导电材料gv的沟槽具有垂直延伸到阱pw中但不到达掩埋半导体区域niso的深度。然而，垂直栅结构sgv可以包括在沟槽底部处和附近(例如从沟槽底部延伸)的注入区nimp，该注入区由第二类型掺杂，连接掩埋半导体层niso。
[0054]
因此，注入区nimp占据了包含基极区的半导体阱pw中在沟槽底部和掩埋半导体层niso之间留下的空间，并且使得能够实现两个基极区b1、b2之间的电绝缘。
[0055]
该第二备选方案具体对应于用具有非易失性存储器单元cel的垂直栅极的掩埋存取晶体管ta共集成制造的情况(参见图9)。
[0056]
因此，垂直栅结构sgv从前表面fa垂直地延伸到半导体阱pw到掩埋半导体层niso(可见于图1)。
[0057]
纵向地，即，在前表面fa的平面方向上，例如y方向，垂直栅结构sgv从环形阱nw的一个边缘径向地延伸到另一个边缘(可见于图2)。
[0058]
因此，垂直栅结构sgv在阱pw中占据非常小的空间，以使同一阱pw中的两个基极区b1、b2相互绝缘。这使得可以在与单个双极晶体管的传统设计相对应的区域中形成以达林顿配置排列的两个晶体管。
[0059]
最后，第二类型的掺杂第一发射极区e1位于第一基极区b1中，第二类型的掺杂第二发射极区e2位于第二基极区b2中。
[0060]
例如由集成电路ci的互连部分的金属层中的金属轨道形成的导体轨道m1，通过将第一发射极区e1(例如属于达林顿配置的“上游”晶体管)与第二基极区b2(例如属于达林顿配置的“下游”晶体管)电耦接，使得能够形成达林顿配置。
[0061]
发射极区e1、e2以及各自基极区b1、b2的接触区b1+、b2+和公共集电极区c的接触区c+，在横向绝缘区sti的开口中的前表面fa处通过高度集中的掺杂剂注入而局部形成。
[0062]
例如，横向绝缘区sti是标准浅沟槽绝缘(sti)设计，为了提高可读性，图2的俯视图中没有显示这些设计。
[0063]
此外，如以下所述，结合图5至图9，双极晶体管tbp的制造可以与非易失性存储器单元cel的其他制造步骤共集成进行。
[0064]
一方面，共集成具有制造双极晶体管tbp的经济优势，无需额外的步骤，即无需额外的成本。
[0065]
另一方面，与非易失性存储器技术的共集成使得双极晶体管tbp的性能可以得到改善，此外，与达林顿配置的电流增益β的二次增长相结合。
[0066]
实际上，达林顿配置的两个晶体管之一的电流增益β0可以表示为以下函数其中μn是n型载流子的迁移率，μ
p
是p型载流子的迁移率，wb是基极区的宽度，ne是发射极区的掺杂剂浓度，nb是基极区的掺杂剂浓度。
[0067]
换句话说，电流增益β0与基极区nb的掺杂浓度成反比，与基极区宽度wb(发射极-集电极距离)成反比。
[0068]
在如图1所示的双极晶体管tbp的实施例中，基极的宽度wb基本上对应于阱pw的深
度，即掩埋半导体层niso与前表面fa之间的距离。
[0069]
然而，存储器单元阱的深度通常小于其他类型实施例的三阱的深度，具体是由于存取晶体管的垂直栅极区的尺寸。实际上，在掩埋半导体层niso上方进行掩埋半导体层的第二深度注入。在附图的表示中，该第二掩埋半导体层属于层niso。此外，存储器单元阱的掺杂剂浓度通常低于其他实施例的三阱中的浓度，具体是为了增加与阱形成的pn结的电压电阻。
[0070]
因此，通过减小基极的宽度wb和通过减小由于与存储器单元形成cel的共集成而产生的基极掺杂剂nb的浓度，增加了达林顿配置的两个晶体管中的每一个的电流增益β0。
[0071]
例如，在与存储器单元cel共集成的情况下，电流增益β0可能基本上为12，表示通常与cmos(互补金属氧化物半导体)逻辑晶体管共集成的双极晶体管的电流增益的2倍以上。
[0072]
如图3所示，双极晶体管tbp的等效电流增益β按比例和二次方地受益于该增益，该增益可能是上述传统双极晶体管电流增益的30倍。
[0073]
图1至图3所示的双极晶体管tbp的电流增益β≈170的值可以通过三个标准双极晶体管的达林顿型配置来获得，每个标准双极晶体管的电流增益基本上等于5，并且每个标准双极晶体管的尺寸与双极晶体管tbp相同。因此，具有三个传统晶体管的达林顿配置的基极-发射极阈值电压为3*0.6v＝1.8v。
[0074]
因此，与图1至图3相关描述的双极晶体管tbp使得可以将这种标准设计的尺寸除以3，同时将基极-发射极阈值电压vbe限制在1.2v。
[0075]
除了减小双极晶体管tbp尺寸的直接优势外，这在可靠性方面也有优势，具体是在晶体管匹配方面。实际上，匹配误差可能是对应晶体管位置远的结果；然而，在一组晶体管中具有三倍少的晶体管也使得可以减小组中最远的晶体管之间的距离，从而改善匹配。
[0076]
具体地，与温度无关的基准电压产生电路需要高的电流增益，并且对匹配误差敏感。
[0077]
在这方面参考图4，其示出了适于产生与温度无关的电压的电路bgc(通常是带隙电压发生器电路)。电路bgc包括加法器add的两个输入分支，每个分支包括双极晶体管。第一支路包括向二极管连接的双极晶体管的集电极注入电流的电流发生器，发射极接地。因此，该晶体管的基极-发射极电压vbe在加法器add的一个输入端提供随温度降低的信号。温度比例电流发生器电路vptat gen在加法器add的另一个输入端产生随温度升高的信号。两个信号v
be
、kv
t
的和基本上随温度恒定，并构成与温度无关的基准电压信号v
ref
(t)。
[0078]
在这种类型的电路bgc中，低电流增益β对准确度、精确度和随温度的变化有相当大的影响。
[0079]
因此，如图1至图3所描述的双极晶体管tbp有利地属于与温度无关的基准电压产生电路bgc。
[0080]
图5至图9示出了上述结合图1至图3所述的双极晶体管tbp的制造方法的示例的步骤和步骤的结果。
[0081]
在该示例中，双极晶体管tbp与在相同半导体衬底psub中(例如第一类型(典型地，p型)的掺杂硅中)制造的存储器单元cel的制造步骤完全共集成地制造。
[0082]
图5示出了制造浅绝缘沟槽sti的步骤的结果500，通常包括从psub衬底的前表面
fa蚀刻称为“沟槽”的开口，并用诸如氧化硅的介电材料填充沟槽。
[0083]
结果500还示出了在双极晶体管部分tbp和存储器单元部分cel中的“三阱”型结构的注入步骤的结果。
[0084]
因此，“三阱”的注入步骤包括：
[0085]
对双极晶体管tbp的公共集电极区c的掩埋半导体层niso进行深度注入，同时对掩埋半导体层nisonvm进行深度注入，以形成在包含存储器单元cel的阱pwnvm下方延伸的源平面。掩埋半导体层niso、nisonvm被与第一类型(例如n型)相反的第二类型掺杂；
[0086]
注入双极晶体管的公共集电极区c的环形阱nw，同时注入围绕包含存储器单元pwnvm的阱的环形阱nwnvm。环形阱nw、nwnvm被注入能量，使得能够到达半导体层niso的深度，从而形成与所述掩埋半导体层niso、nisonvm连续的绝缘结构。环形阱nw、nwnvm为第二类掺杂类型，例如n型；并且
[0087]
第一类型的掺杂半导体阱pw的注入旨在包含基极区b1、b2(参见图6)，同时注入存储器单元pwnvm的阱，旨在特别包含浮栅晶体管fgt1、fgt2的沟道区(参见图9)。
[0088]
具体地，第一类型的掺杂阱pw、pwnvm的掺杂剂，分别用于包含基极区b1、b2和存储器单元cel，其浓度在2
×
10
12
cm-3
和3
×
10
13
cm-3
之间。该相对较低的浓度具体用于确保存储器单元cel的部分中的pn结的高雪崩电压，这有利地使得可以增加双极晶体管tbp的电流增益β。
[0089]
此外，阱pw、pwnvm的深度由掩埋半导体层niso、nisonvm的垂直位置界定，例如，其深度在300纳米至700纳米之间。提供这个相对较小的深度是为了将沟槽tr、trta(图6)的蚀刻时间限制在大约这个深度，这有利地使得可以增加双极晶体管tbp的电流增益β。
[0090]
图6示出了用于打开沟槽tr、trta的蚀刻步骤600的结果，其中形成了使双极晶体管的第一基极区b1和第二基极区b2电绝缘的垂直栅结构和存储器单元cel的存取晶体管ta的垂直栅极(图9)。
[0091]
在相应的阱pw、pwnvm中的沟槽tr、trta处和附近(例如，从底部)也进行了注入。因此，由例如n型的第二类型掺杂的各个注入区域nimp、nimpta占据沟槽tr、trta的底部与掩埋半导体层niso、nisonvm之间的空间。
[0092]
具体地，在存储器单元cel的沟槽trta的底部注入注入区域nimpta使得能够形成与源平面nisonvm接触的源极区域，并且这有利地使得能够确保双极晶体管tbp的阱pw中的两个基极区b1、b2之间的电绝缘。
[0093]
一方面，在图6的表示中，沟槽tr、trta用相同的深度表示。但严格来说，双极晶体管tbp的沟槽tr比存储器单元cel的沟槽trta稍深。实际上，双极晶体管tbp的沟槽tr穿过横向绝缘区sti，并且用于形成沟槽tr、trta的各向异性蚀刻在横向绝缘区sti的介电材料中可能比在阱pwnvm的晶体硅中更快。
[0094]
另一方面，在双极晶体管tbp的阱pw中，最初从沟槽tr底部开始的注入区nimp在扩散后呈现，从而从浅绝缘沟槽sti底部延伸到掩埋半导体层niso。
[0095]
这有效地提供了第一基极区b1和第二基极区b2之间的电绝缘。然而，在沟槽tr的较深深度延伸到掩埋半导体层niso区的情况下，沟槽tr内的结构，即，具体是在图7中描述的步骤700中形成的介电壳ox，可以自身提供第一基极区b1和第二基极区b2之间的电绝缘。
[0096]
图7示出步骤700，其包括在双极晶体管tbp的沟槽tr的底部和侧面上形成介质壳
ox，同时形成存储器单元cel的存取晶体管的oxta的栅极介质壳。
[0097]
步骤700还包括用例如多晶硅的导电材料p0填充到多余的沟槽tr、trta。
[0098]
图8示出了典型地通过化学机械抛光去除过剩导电材料p0、即覆盖半导体衬底psub的前表面fa的导电材料p0的部分的结果800。
[0099]
此外，在存储器单元部分cel中形成了浮栅结构sgf1、sgf2。
[0100]
浮栅结构sgf1、sgf2通常包括位于阱pwnvm的前表面fa上的隧道介电层、位于隧道介电上的浮栅区、位于浮栅上的栅间介电层和位于栅间介电层上的控制栅区。
[0101]
图9示出了在浮置栅结构fgt1、fgt2和源平面接触区sl nisonvm两侧的源极区s和漏极区d的自对准注入的同时，将例如n型的第二类型掺杂剂、发射极区e1、e2、集电极接触区c+注入为此目的提供的浅绝缘沟槽sti的开口中的步骤的结果900。
[0102]
此外，例如p型的第一类型掺杂剂的注入在相应基极区b1、b2中为此目的提供的浅绝缘沟槽sti的开口中形成基极区接触区b1+、b2+，同时在衬底psub中为此目的提供的浅绝缘沟槽sti的开口中注入衬底接触区p+。
[0103]
此外，在强注入区b1+、b2+、c+、e1、e2上制作接触柱，以便例如通过金属轨道m1耦接第一发射区e1和第二基极区b2+；以及在第一基极区b1+上形成双极晶体管tbp的基极端b，在第二发射极区e2上形成双极晶体管tbp的发射极端e，以及在集电极接触区c+上形成双极晶体管tbp的集电极端c。
[0104]
同时，在存储器单元cel中形成接触柱，以便在漏极区d上形成位线端子bl1、bl2，在存取晶体管ta的导电栅极上形成字线端子wl，在浮栅结构sgf1、sgf2的控制栅极上形成控制栅极线端子cgl1、cgl2，以及在源平面接触区nwnvm、nisonvm上形成源平面端子sl。

技术特征：

1.一种集成电路，包括设置在第一类型的掺杂半导体衬底中和/或设置在所述第一类型的掺杂半导体衬底上的达林顿型双极晶体管，所述达林顿型双极晶体管包括：公共集电极区，用于所述达林顿型双极晶体管的第一晶体管和第二晶体管，所述公共集电极区包括在所述掺杂半导体衬底中与第一类型相反的第二类型的掩埋半导体层，以及连接所述掩埋半导体层的所述第二类型的掺杂环形阱；所述第一类型的掺杂半导体阱，由所述环形阱围绕并且由所述掩埋半导体层界定；垂直结构，垂直延伸穿过所述掺杂半导体阱，以将所述掺杂半导体阱划分为包含用于所述第一晶体管的第一基极区，所述第一基极区与用于所述第二晶体管的第二基极区电绝缘；用于所述第一晶体管的所述第二类型的掺杂第一发射极区，位于所述第一基极区中；用于所述第二晶体管的所述第二类型的掺杂第二发射极区，位于所述第二基极区中；以及导体轨道，用于将用于所述第一晶体管的所述第一发射极区与用于所述第二晶体管的所述第二基极区电耦接。2.根据权利要求1所述的集成电路，其中所述垂直结构包括填充有导电材料的沟槽，所述导电材料由所述沟槽的底部和侧面上的介电壳电绝缘。3.根据权利要求2所述的集成电路，其中所述垂直结构还包括注入区，所述注入区位于包含由所述第二类型掺杂的所述第一基极区和所述第二基极区的所述掺杂半导体阱中，并且占据所述沟槽的所述底部和所述掩埋半导体层之间的空间。4.根据权利要求1所述的集成电路，其中所述垂直结构在包含所述第一基极区和所述第二基极区的所述掺杂半导体阱中从所述掺杂半导体阱的前表面垂直延伸，并且在所述前表面的平面方向上纵向地从围绕所述掺杂半导体阱的所述掺杂环形阱的一个边缘径向地延伸到另一个边缘。5.根据权利要求1所述的集成电路，还包括非易失性存储器单元，所述非易失性存储器单元包括浮栅晶体管和具有垂直栅极的掩埋晶体管存取晶体管，其中包含所述第一基极区和所述第二基极区的所述掺杂半导体阱与包含所述浮栅晶体管的沟道区的所述非易失性存储器单元的阱具有相同的深度、相同的组成和相同的掺杂剂浓度。6.根据权利要求5所述的集成电路，其中：所述公共集电极区的所述掩埋半导体层具有与构成在所述非易失性存储器单元的所述阱下方延伸的源平面的掩埋半导体层相同的组成和相同的深度；所述公共集电极区的所述掺杂环形阱具有与围绕所述非易失性存储器单元的所述阱的环形阱相同的组成和相同的结构，并且允许与形成所述源平面的所述掩埋半导体层进行电接触；并且电绝缘所述第一基极区和所述第二基极区的所述垂直结构具有与所述掩埋存取晶体管的所述垂直栅极相同的结构和相同的尺寸。7.根据权利要求1所述的集成电路，其中所述达林顿型双极晶体管是与温度无关的基准电压产生电路的电路元件。8.一种用于在由第一类型掺杂的半导体衬底中制造集成电路的方法，所述方法包括：制造达林顿型双极晶体管，包括：
通过在所述半导体衬底中注入由与所述第一类型相反的第二类型掺杂的掩埋半导体层，并且注入连接所述掩埋半导体层的所述第二类型的掺杂环形阱，形成用于所述达林顿型双极晶体管的第一晶体管和第二晶体管的公共集电极区；在由所述环形阱围绕并且由所述掩埋半导体层界定的区域中注入所述第一类型的掺杂半导体阱；形成垂直结构，所述垂直结构穿过所述掺杂半导体阱垂直延伸至所述掩埋半导体层，以电绝缘所述第一晶体管的第一基极区和所述第二晶体管的第二基极区；在所述第一基极区中注入用于所述第一晶体管的所述第二类型的掺杂第一发射极区；在所述第二基极区中注入用于所述第二晶体管的所述第二类型的掺杂第二发射极区；以及形成导体轨道，所述导体轨道电耦合用于所述第一晶体管的所述第一发射极区和用于所述第二晶体管的所述第二基极区。9.根据权利要求8所述的方法，其中形成所述垂直结构包括：蚀刻沟槽；在所述沟槽的底部和侧面形成介电壳；以及用导电材料填充所述沟槽。10.根据权利要求9所述的方法，其中形成所述垂直结构还包括：在所述掺杂半导体阱中注入所述第二类型的掺杂区域，以占据所述沟槽的底部和所述掩埋半导体层之间的空间。11.根据权利要求8所述的方法，其中所述垂直结构从所述掺杂半导体阱的前表面垂直地延伸到所述掺杂半导体阱中，并且在所述前表面的平面方向上纵向地从围绕所述掺杂半导体阱的所述掺杂环形阱的一个边缘径向地延伸到另一个边缘。12.根据权利要求8所述的方法，还包括制造非易失性存储器单元，所述非易失性存储器单元包括浮栅晶体管和具有垂直栅极的掩埋存取晶体管：其中注入所述掺杂半导体阱是在注入所述非易失性存储器单元的包含所述浮栅晶体管的沟道区的阱的同时执行的。13.根据权利要求12所述的方法，其中：注入所述公共集电极区的所述掩埋半导体层是在注入形成在所述非易失性存储器单元的所述阱下方延伸的源平面的掩埋半导体层的同时进行的；注入所述公共集电极区的所述掺杂环形阱是在注入围绕所述非易失性存储器单元的所述阱的环形阱的同时进行的，所述环形阱允许与形成所述源平面的所述掩埋半导体层进行电接触；以及形成使所述第一基极区和所述第二基极区电绝缘的所述垂直结构是在形成所述掩埋存取晶体管的所述垂直栅极的同时进行的。14.一种集成电路，包括：第一类型的掺杂半导体衬底；与所述掺杂半导体衬底中的所述第一类型相反的第二类型的掩埋半导体层；与所述掩埋半导体层接触的所述第二类型的掺杂环形阱；其中所述掺杂环形阱围绕所述第一类型的掺杂半导体阱；
绝缘结构，垂直延伸穿过所述掺杂半导体阱，以将所述掺杂半导体阱划分为包含与所述第一类型的第二区电绝缘的所述第一类型的第一区；位于所述第一区中的所述第二类型的第一掺杂区；位于所述第二区中的所述第二类型的第二掺杂区；所述第一掺杂区与所述第二区的电连接；其中所述集成电路是达林顿型双极晶体管，包括第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管具有由所述掩埋半导体层和所述掺杂环形阱形成的公共集电极、由所述第一区形成的所述第一晶体管的第一基极、由所述第二区形成的所述第二晶体管的第二基极、由所述第一掺杂区形成的所述第一晶体管的第一发射极和由所述第二掺杂区形成的所述第二晶体管的第二发射极。15.根据权利要求14所述的集成电路，其中所述绝缘结构包括沟槽。16.根据权利要求15所述的集成电路，其中所述沟槽被填充有导电材料，所述导电材料被所述沟槽的底部和侧面上的介电壳电绝缘。17.权利要求15所述的集成电路，其中所述绝缘结构还包括在所述掺杂半导体阱中由所述第二类型掺杂的注入区，所述注入区占据所述沟槽的所述底部与所述掩埋半导体层之间的空间。18.根据权利要求14所述的集成电路，其中所述绝缘结构在所述掺杂半导体阱中从所述掺杂半导体阱的前表面垂直延伸，并且在所述前表面的平面方向上纵向地从围绕所述掺杂半导体阱的所述掺杂环形阱的一个边缘径向地延伸到另一个边缘。

技术总结

公开了包括至少一个双极晶体管的集成电路和相应的制造方法。双极晶体管，包括公共集电极区，所述公共集电极区包括掩埋半导体层和环形阱。阱区被环形阱围绕，并被掩埋半导体层所界定。第一基极区和第二基极区由阱区形成，并通过垂直栅结构彼此隔开。在第一基极区中注入第一发射极区，在第二基极区中注入第二发射极区。导体轨道电耦接第一发射极区和第二基极区，以将双极晶体管配置为达林顿型器件。双极晶体管的结构可以与非易失性存储器单元共集成地制造。成地制造。成地制造。