摘要----在数字ＣＭＯＳ技术中，带隙基准电路的设计提出了一些设计难题，应为电源电压低于硅带隙在电子伏下的电压（１．２ｖ）。有一种旨在解决由电源低压所引起的的主要问题的电流模式结构得到使用，但是应用在运放和专用启动电路中值得我们警惕。即使像耗尽型ＭＯＳ管这样的非标准器件有助于管理供电比例，它们也很少使用且不好控制。所以，他们必须避免放在一个具有高移植性的健全电路设计中。本文提出的这些电路可以适用于低压运放并解决了在达到合适电源电压偏置点的主要问题。在数字０．１８－０．３５μｍ技术中，一些带隙基准电路可以在最小电源电压的为０．９到１．５ｖ的情况下实现５００ｍｖ的标称输出。
关键词带隙基准ＣＭＯＳ集成电路低压设计电压基准
一介绍
现在，模拟和数字电路都需要对温度敏感度低的基准电压生成器，比如ＤＲＡＭ和闪存芯片。因为传统的基准电源提供接近于硅带隙在电子伏下的电压，他不能用于最新的电源电压在１ｖ以下深亚微米中。曾经报道的采用电流模式的实现技术的ＣＭＯＳ带隙基准电源具有绕过电源电压限制的可能性。但是，这项技术需要最小２ｖ的电源电压（用耗尽型ＭＯＳＴｓ提供），而且需要额外增加一个在模拟和混合电路中很少使用的复位电源信号。最近报道了采用ＢｉＭＯＳＥ技术的电流模式带隙基准电源，但是低
压运放不能用于数字ＣＭＯＳ技术中。本文将会讨论低压带隙基准电源设计和提出一些有用的电路技术。此外，还提出了一些在０．１８－０．３５μｍＣＭＯＳ技术的实现最小供电电源从０．９－１．５ｖ的技术。iphd
二ＣＭＯＳ带隙基准电源
在带隙基准电源中，对温度低敏感的输出电压由加在ｐｎ结上的电压和与温度成正比的相加得到。设输出电压Ｖbg大致与硅带隙在电子伏下的电压相等，有可能抵消它的温度敏感性。在CMOS，采用竖向PNP的双极晶体管。由于输出电压为1.2v，这种结构不能用于最新的的CMOS技术中，这种技术的电源电压从1.8V（0.18μm）到1.2V（0.13μm），到下一代技术规模中，将会降到0.9V。使用pn结二极管代替非标准设备可以应对逐渐减小的电源电压，但是再现性、可移植性差，以及需要非标准设备。相反，通过使用电阻，我们可以实现0.7v的亚1v输出电压。但是，这项技术不适用于工作在温度变化范围很大的高精度基准电源，因为降低由电阻得到的电压会大大增加曲率错误。在Fig1中的低压电流模式带隙基准电源，X和Y节点的电源通过运放保持相等，因为R1=R2,I1b=I2bb.因为通过M1和M2的电流也相等，I1a=I2a，R3的压降是（kT/q）ln（N）。由此，通过M2的电流Ib为（1/R3）(kT/q)ln(N)+Vd1/R2，二极管上的压降Vd1恒等于Vx。第一个贡献正比于绝对温度，但是第二个随温度升高的电压：通过选择N，R2和R3是dIb/dT约等于0，一个对温度敏感度低的任意Vref可通过温度系数低的R4得到。
三带隙基准电源电工包
最近发现了电流模式带隙基准电源有一些限制。最小的供应电压大约为2v，远高于最新CMOS电路支持的电源电压。此外，耗尽型晶体管很少用于运放中，而且在追求可移植性的电路中应该依靠标准的COMS器件。最后，依靠使用额外电压复位信号而使电源正确启动的电路不能用与模拟和混合电路中。
小便冲洗阀分析图1中的电流模式电路可知，理论上它所提供的最小电源电压是Vd1+Vdssat-m1，Vdssat-m1是M1的饱和电压。因为Vd1约等于0.65V，Vdssat-m1约等于0.1V，理论上可以使供应电压低到0.75V。当是供应如此低的的电压很难达到足够的增益和和稳定性。
四运放的设计
在图1中，运放的输出电压Vx约等于0.65V，它是D1两端的电源且独立于电源电压。如果更换更简单、安静的器件的措施的话，运放的输入级可以用pMOSE器件也可以用nMOSE 器件。在图2中，我们提出了三种解决方案。为了足够的稳定性，每个运放都采用了R-C补偿网络。在每个结构中，偏置电流可从带隙基准源本身产生（虚线），也可从由原电压Vb 引脚产生，我们更多采用前一个方案，因为它提供了敏感性更低的电源电压，但是它引起了非必要偏压点上少许电压增加，这个偏压点是没有电流通过的带隙核心。此外，为了使偏压电压降低，我们要使输入晶体管的栅极长度和面积很大。实微波合成萃取仪
事上，晶圆基准源的伸展主要得益于运放的偏移电压，另外的一小部分来源于pMOS镜像电流源和基底PNP管。
为了比较这些方案的优缺点，我们考虑在0.35μm技术下，我们考虑典型阈值电压为0.5V 的nMOS管和0.6V的pMOS管，注意到最新的数字CMOS技术中，这些值并没有太大的改变。图2（a）中，对于pMOS方案，电源电压低于1.5V将使微电流发生器M0工作在饱和区，使偏置电流It升高，降低了共模抑制比。当电源电压为1.2V时，输入器件进入弱反转工作模式，M0的电源Vds为几十毫伏。当电源电压低于1.2V时，It突然下降，运放不能提供足够的循环增益和共模抑制比使带隙保持在正确的偏置点。
与pMOS相对，图2(b)中使用nMOS的器件可以允许共模输入电压低至0V，所以可以简化启动电路的设计。此外，偏置电流It几乎独立于电源电压，有了更高的电源抑制比。然而，由于电平漂移，最低电源为1.5V并有较高的偏移电压。图2（c）中的是针对电源电压小于1V的改进设计，事实上，ｐＭＯＳ电平转换器已经被移除，当栅极电压等于Vx（0.65V）时，ｎＭＯＳ的输入设备偏向于弱反转。输入级负载上的pMOS镜像电流由一个由共模反馈控制的对称主动加载驱动取代。由于电源电压极低，共模反馈不能由差动级实施，当是它可由尾电流发生器分为两个相同晶体管M0A和M0B实现，它们的栅极电压由差动级的输出电压控制。输出地共模电压越高，尾电流就越大。这种反馈控制使得M1和M2的漏级电压固定在Vtn，使M0A和M0B工作在弱反转区域。然而我们应该注意关于差分级输出的所agv驱动器
需共模输出电压和测量电压之间的区别，比如M6的珊源级电压Vgs，导致了系统电压失调。如果把M6的漏电流设为It，这种情况就容易避免，即使其相等于差分级的尾电流。最小的电源电压是有负载晶体管M3和M4以及工作在饱和区的pMOS镜像电流管决定的。仿真结果表明，27℃，电源电压下降为0.75V时，开环增益大于50dB。纵横比较图2运放的结果见于表I. B启动问题及对策
因为没有电流通过在带隙核心的工作点及Vx＝Vy＝0，图1中的电流模式带隙基准电源的启动电路有一些问题。即使运放没有提供足够的增益，这个工作点仍然可能稳定，因为带隙核心和有限的共模输出范围产生了偏流。此外，启动电路可能因为运放的偏移电压使电压偏置点错误而使运放失败。这个由启动电路所引起的扰动必须消除，或使其对电路的影响达到最小。传统的电路解决方案不能用于这里，因为输出地基准电压比二极管的压降还低。
在图1中的带隙基准电源的两侧有两个备选的启动电路方案。右边的方案是基于由复位信号控制的开关，他在电源接通时短暂闭合，从而迫使运放输出低压，并引起带隙核心臂的偏流。图1右边则是另一种选择，它的扩展展示在了图3中，三个控制电流发生器抑制了带隙核心X和Y节点的电流并为运放提供了偏流IB。注意到当运放器偏流可以从电源产生时，我们并不需要IB。为了使电路在正确的偏置点下运行并覆盖运放的偏移电压，Ix必须远大于Iy。图3右边说明了控制pMOS的三种可能方法。第一种是电源复位信号。第二种最为简单，因为它利用了由电源产生的恒定电流，所以不需要额外低的电源复位信号。在这里，扰乱电流Ix 和Iy必须尽可能地小，以使对带隙基准电源电路的扰动最小，但它
们可有效使电路偏移错误的偏置点。为了这个目标，运放必须在错误的偏置点上提供足够的增益，而这只有图2(c)中的电路才可以提供。图3底部最后一种解决方案，它避免了额外的电源复位信号和带隙基准电源的扰动，在这里，比较器比较输出的基准电压和由电阻分压器提升的二极管电压。（Vrs
≈Vref/2），只要输出电压小于Vrs，就有启动电流。重要的是运放提供足够的增益来覆盖有启动比较形成的第二反馈环。否则，有可能将电路设置在错误的偏置点或发生震荡行为。四实验结果
将图2的运放和图3的启动电路连接起来组成基本的电流模式带隙基准电源的核心部分，三个基准电源电路设计为N＝19，偏流为10μA。第一个（BG-A）使用pMOS运放【图2(c)】和使用电源复位信号的启动电路【图3(1)】，第二个（BG-B）使用有输入跟随器nMOS运放【图2（b）与最简单的启动电路相连。这两个带隙基准电源都使用了数字0.35μm技术，此外，
BG-B还使用了0.18μm技术（见图4）。Vref设计为500mv左右。然后在不同的电源电压和很大温度范围内侧量Vref，相关数据见图5和图6,。测量显示BG-A和BG-B的最小基准电压分别为1V和0.5V。测量显示，BG-A和BG-B来说，基准电压的敏感度分别为：在1-2.5V 为2mV/v和１．５-２．７V为2mV/v。图７显示了BG-B（０．３５μｍ）中Ｖｒｅｆ的扰动在不同温度和基准电压下超过１６份的样本，小于４％超出４σ。关于0.18μm，测量了超过1000个样本显示，在27℃下，标准偏差只有3.5mV。此外，使用0.35μm技术，我们将使用由原差分负载的nMOS运放和图3（ＩＩＩ）中的启动电路连在一起。
图８展示了２７℃下基准电压的仿真结果和它们的敏感度。考虑到误差对器件的影响和温度向下延伸到０℃，ＢＧ－Ｃ的最小基准电压为０．８５ｖ。
在１００Ｈｚ，２７摄氏度的条件下，BG-A（1.2V）的仿真输出噪声为230nV/√Hz，BG-B （1.5V，0.35μm）为170nV/√Hz,ＢＧ－Ｃ(0.9V)为170nV/√Hz.
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