曹学友;祖静;田壮;梁永烨
【摘 要】In view of slow acquisition of the weak signals,processing difficulties and other related issues,based on FPGA,an acquisition processing method is presented. The method is founded on the paris of the cumulative average algorithm. In order to be pretreated the collected signal a dual port RAM buffer accumulation control module is designed inside the FPGA programming. It completes the data transmission under shaking hands with PCI module. The PC can analyse the final signal data. Proven by debugged experiments,this method can collect the weak signal effectively,and analyse the signal data.%针对微弱信号的采集慢，处理困难等问题，提出了一种基于FPGA的采集处理方法，以累加平均算法为基础，在FPGA内部编程设计双口RAM缓冲累加控制模块，对采集到的信号做预处理，然后与PCI模块握手通信，完成数据的传输，最终由上位机做数据处理分析。经过实验调试验证，此方法可以有效地采集微弱信号，并对其进行处理分析。为微弱信号的采集处理提供了新的方法。管道封堵器
电动操作机构
【期刊名称】《电子器件》
【年(卷),期】2014(000)004
【总页数】4页(P654-657)
【关键词】微弱信号;采集处理;FPGA;累加平均
【作 者】宠物屋曹学友;祖静;田壮;梁永烨
【作者单位】中北大学电子测试技术国家重点实验室，太原030051;中北大学电子测试技术国家重点实验室，太原030051;中北大学电子测试技术国家重点实验室，太原030051;中北大学电子测试技术国家重点实验室，太原030051
【正文语种】中 文
【中图分类】TP334
微弱信号的检测是一门新兴的、交叉的技术学科。近年来,微弱信号检测技术的研究重点是
如何从强噪声中提取有用信号,探索新方法和新技术来提高检测系统输出信号的信噪比。微弱信号的检测方法有窄带滤波法、双路消噪法、锁定接收法、相关检测法、取样积分法以及累加平均法等。窄带滤波法是用窄带通滤波器滤掉大部分的噪声功率,使噪声功率很小的一部分通过,因此输出信噪比得到很大提高,此方法不能检测深埋在噪声中的信号,通常只用在对噪声特性要求不高的场合;双路消噪法不能复现信号波形,仅能检测出正弦信号存在与否;锁定接收法是一种频域分析方法,用途不够全面;相关检测法需要信号具有一致的规律,然后通过相关运算,检测到微弱信号;采样积分法需要检测信号是周期信号,并且周期必须是已知的。累加平均法就是利用信号的重复性和噪声的随机性特点,对信号进行重复多次测量,并使信号同相积累起来,此时噪声无法同相积累,以此来提高信噪比,完成微弱信号的采集处理。本文就以累加平均法为基础,提出了以FPGA为基础的微弱信号检测的方法,用于对微弱信号进行快速采集和处理。
1.1 累加方法原理
累加平均法是基于噪声的随机性和信号的稳定性,适用于具有随机干扰噪声的周期信号进行滤波,其数学表达式为:
式中,为N个采样值算术平均值;yi为第i个采样值。
设高斯白噪声nij的有效值为δn,对其单次取样xij=si+nij,其中si为有用信号,则未对其进行累加平均处理的信噪比可用式(2)表示:
经过N次累加后:麻将纸牌
由于si为周期信号,经过N次累加后其幅值会增加N倍。而噪声nij为随机信号,其累加的过程需进行统计分析而不是简单的幅度相加。取样累加后噪声的均方值可由式(4)表示:
表示噪声信号各次取样值平方和的期望,nijnmj]是噪声信号不同时刻取样值两两相乘之和的期望。只要信号周期足够大,则不同时刻的噪声取样值nij与nmj(i≠m)不相关,其乘积的数学期望值为零,即的值为零,因此式(4)可简化为:
累加后噪声有效值为:
累加后信号电压值为:
累加后输出信号的信噪比为:
由式(2)和式(8)可得信噪改善比:
式(9)可知,当系统噪声为白噪声时,对信号进行N次不同时刻取样值的累加平均可使信噪比提高倍[1]。
1.2 FPGA
FPGA(Field Programmable Gate Array)即现场可编程门阵列,是一种半定制ASIC,优点是开发周期短,系统简单,高集成度、体积小、高速、通用性好。内部丰富的触发器及逻辑资源为实现各种组合和时序逻辑电路提供了保障。FPGA的内部功能模块可以设计为并行执行,相互间互不干扰,这就大大加速了算法的实现。此外FPGA的功耗比较低,可以用在对功耗要求高的场合[7]。
本文提出的微弱信号采集处理方法主要是在FPGA内部完成对累加平均法的编程和实现,在其内部实现控制32 bit加法器和双口RAM的切换来对微弱信号进行快速采集和预处理,并通过FPGA和PCI总线握手通信,把预处理过的微弱信号传递给上位机,完成微弱信号的最后处理和存储。整体包括4部分:数据采集模块、FPGA控制模块、PCI传输模块、电源。其总体原理框图如图1所示。
2.1 FPGA内部编程原理
FPGA控制模块主要实现的功能是控制数据采集,对采集信号进行预处理,并通过PCI接口芯片实时快速的传输到上位机中。其主要由主控制模块,2个双口RAM,DCM时钟管理模块,32 bit加法器模块,以及多路选择开关组成。FPGA内部逻辑框图如图2所示。
FPGA主控制模块主要实现时钟控制、A/D采样控制、内部缓存、PCI读数控制、累加次数控制、双口RAM控制、以及加法器控制等。时钟控制是对外部时钟进行倍频和控制,外部时钟是40 MHz,倍2.5倍频,产生100 MHz频率,用于控制A/D采样,实现A/D的快速采集;累加次数控制的次数由PCI写控制时序完成,通过上位机软件发出,因为系统中的数据宽度为32 bit,A/D分辨率为14 bit,所以最大累加次数可达218次;双口RAM和加法器控制是为了实现将其中一个双口RAM在上一次循环中存储的数据的实时读出,并通过32 bit加法器模块与A/D实时采集的数据相加后再写入另一个双口RAM中;非门的作用就是实现2个双口RAM的交替读写功能;图中2个多路选择开关MUX分别用于实现A口与B口地址、采样时钟与PCI读数时钟,以及2个双口RAM输出的切换操作。
2.1.1 FPGA内部双口RAM缓冲累加控制模块原理
双口RAM缓存累加模块主要由一个32 bit的加法器,2个DRAM存储器和地址选择模块组成。当系统检测到采集触发信号有效时,逻辑控制器件FPGA控制A/D工作,同时将采集到的数据送入双口RAM缓存累加模块,为了满足本系统对数据叠加的特殊要求,需在模拟信号采集通道后加入大容量“乒乓”缓存部分,同时根据实际情况设定累加次数N,一旦检测到N计满,则结束程序。其流程图如图3所示。
33riA/D转换的数据是14 bit,系统所需的是32 bit,则要求将14 bit的数据整合为32 bit的,这里将采集到的14 bit数据作为32 bit数据的低位,高18 bit补零。当数据要进行叠加操作时,将采集到的数据与缓存的数据不断相加,直到完成设置的叠加次数。
多媒体教室讲台A/D的采样频率为100 MHz,采集数据的时间很短。为了避免发生数据丢失的状况,在数据到来前,要求上一循环的数据累加操作必须完成。在本系统中A/D采集端的速度与PCI总线的速度不同,需要用缓存器使得数据匹配。当触发信号到来,为了完成数据累加功能,FPGA需要把采集部件输出的数据缓存到数据缓存模块的相应地址上。每采集完设定的点为一次循环;当再次检测到采集触发信号有效时,采集到的数据将与上一次循环采集的数据对应相加。由于系统对数据读写操作的特殊需求,缓存器需采用“乒乓”缓存方式实现数据的高速传输。通过对逻辑器件FPGA进行控制程序的设计,数据累加过程时序仿真如图4所示。
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