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负电平移位器和包括其的非易失性存储器件的制作方法

负电平移位器和包括其的非易失性存储器件
1.相关申请的交叉引用
2.于2020年9月16日在韩国知识产权局提交的标题为“负电平移位器和包括其的非易失性存储器件(negative level shifters and nonvolatilememory devices including the same)”的韩国专利申请no. 10-2020-0119086通过引用整体合并于本文中。
技术领域
3.实施例总体上涉及半导体器件，并且更具体地涉及负电平移位器和包括其的非易失性存储器件。

背景技术：

4.半导体存储器件通常可以根据其与电源断开时是否保留存储的数据而分为两类。这些类别包括在断电时会丢失存储的数据的易失性存储器件以及在断电时会保留存储的数据的非易失性存储器件。易失性存储器件可以高速执行读取操作和写入操作，而存储在其中的内容可能会在断电时丢失。非易失性存储器件即使在断电时也可以保留存储在其中的内容，这意味着非易失性存储器件可以用于存储必须保留的数据，而不管它们是否被通电。非易失性存储器件的示例包括闪存。

技术实现要素：

5.实施例涉及一种非易失性存储器件中的负电平移位器，所述负电平移位器包括移位电路和锁存电路，所述移位电路被配置为：使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号的电平和第二输入信号的电平移位，以在第一输出节点和第二输出节点处分别提供第一输出信号和第二输出信号，所述第一输出信号与所述第二输出信号具有互补的电平，所述第一输入信号是通过使输入信号反相而获得的，所述第二输入信号是通过使所述第一输入信号反相而获得的；所述锁存电路在所述第一输出节点和所述第二输出节点处连接到所述移位电路，所述锁存电路被配置为锁存所述第一输出信号和所述第二输出信号，被配置为接收电平小于接地电压的负电压，并且被配置为基于所述第一输出节点处的电压电平和所述第二输出节点处的电压电平，分别互补地将所述第二输出信号和所述第一输出信号驱动到电源电压的电平或所述负电压的电平。
6.实施例涉及一种非易失性存储器件，所述非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括耦接到字线和位线的非易失性存储单元；传输晶体管，所述传输晶体管被配置为将第一驱动电压传递到所述字线；以及高电压开关电路，所述高电压开关电路被配置为将使能信号的电平升压到第二驱动电压的电平，以向所述传输晶体管的栅极提供输出信号。所述高电压开关电路包括：负电平移位器，所述负电平移位器被配置为接收所述第一驱动电压和电平低于接地电压的负电压，并且被配置为使所述使能信号的电平移位，以提供具有互补电平并在所述第一驱动电压与所述负电压之间摆动的第一
栅极信号和第二栅极信号；以及多个晶体管，所述多个晶体管连接到第一节点、所述传输晶体管的栅极以及输出端子，以提供所述输出信号，并且所述多个晶体管被配置为将所述输出端子驱动到所述第二驱动电压的电平或将所述输出端子放电到所述负电压的电平。
7.实施例还涉及一种非易失性存储器件中的负电平移位器，所述负电平移位器包括移位电路和锁存电路，所述移位电路被配置为：使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号的电平和第二输入信号的电平移位，以在第一输出节点和第二输出节点处分别提供第一输出信号和第二输出信号，所述第一输出信号与所述第二输出信号具有互补的电平，所述第一输入信号是通过使输入信号反相而获得的，所述第二输入信号是通过使所述第一输入信号反相而获得的；所述锁存电路在所述第一输出节点和所述第二输出节点处连接到所述移位电路，所述锁存电路被配置为锁存所述第一输出信号和所述第二输出信号，被配置为接收电平小于接地电压的负电压，并且被配置为基于所述第一输出节点处的电压电平和所述第二输出节点处的电压电平，分别互补地将所述第二输出信号和所述第一输出信号驱动到电源电压的电平或所述负电压的电平。所述移位电路包括：第一低电压晶体管，所述第一低电压晶体管具有接收所述第一输入信号的源极、耦接到所述接地电压的栅极和耦接到第一内部节点的漏极；第二低电压晶体管，所述第二低电压晶体管具有接收所述第二输入信号的源极、耦接到所述接地电压的栅极和耦接到第二内部节点的漏极；第一高电压晶体管，所述第一高电压晶体管具有在所述第一内部节点处耦接到所述第一低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第一输出节点的漏极；以及第二高电压晶体管，所述第二高电压晶体管具有在所述第二内部节点处耦接到所述第二低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第二输出节点的漏极。所述电源电压被施加到所述第一高电压晶体管的主体和所述第二高电压晶体管的主体。
附图说明
8.通过参考附图详细描述示例性实施例，特征对于本领域技术人员将变得明显，其中：
9.图1是示出根据示例实施例的负电平移位器的示例的电路图。
10.图2a和图2b分别示出了图1中的第一低电压晶体管响应于第一输入信号的操作。
11.图3示出了根据施加到图1的负电平移位器中的高电压晶体管的栅极的偏置电压而变化的高电压晶体管的阈值电压的变化(改变)。
12.图4a示出了根据示例实施例的图1的负电平移位器中的第一内部节点的电压电平。
13.图4b示出了在负电平移位器中通过其传递第一输入信号的路径中的晶体管的模型。
14.图5是根据示例实施例的沿着图1的负电平移位器中的线a-a'截取的反相器的截面图。
15.图6是示出图1的负电平移位器的示例操作的时序图。
16.图7a是示出根据示例实施例的高电压开关电路的电路图。
17.图7b是示出根据示例实施例的图7a的高电压开关电路中的移位/锁存电路的电
路图。
18.图8是示出图7a的高电压开关电路的示例操作的时序图。
19.图9是示出根据示例实施例的采用高电压开关电路的存储器系统的框图。
20.图10是示出根据示例实施例的图9中的非易失性存储器件的框图。
21.图11是示出图10的非易失性存储器件中的存储单元阵列的框图。
22.图12是示出图11的存储块的电路图。
23.图13示出了图12的存储块中的单元串cs的结构的示例。
24.图14示出了根据示例实施例的存储单元的阈值电压分布。
25.图15是示出根据示例实施例的图10的非易失性存储器件中的电压发生器的框图。
26.图16是示出根据示例实施例的图10的非易失性存储器件中的地址译码器的示例的电路图。
27.图17是示出根据示例实施例的非易失性存储器件的框图。
28.图18示出了根据示例实施例的图17的非易失性存储器件的第一平面 (plane)和第二平面。
29.图19是示出根据示例实施例的操作负电平移位器的方法的流程图。
30.图20是示出根据示例实施例的包括非易失性存储器件的存储设备的框图。
31.图21是根据示例实施例的非易失性存储器件的截面图。
具体实施方式
32.图1是示出根据示例实施例的负电平移位器的示例的电路图。
33.参照图1，负电平移位器100可以包括第一反相器111、第二反相器 113、移位电路120和锁存电路130。
34.第一反相器111可以连接在电源电压vpr与接地电压vss之间，并且可以使输入信号in反相，以向移位电路120提供在电源电压vpr与接地电压vss之间摆动的第一输入信号in1。第二反相器113可以连接在电源电压vpr与接地电压vss之间，并且可以使第一输入信号in1反相，以向移位电路120提供在电源电压vpr与接地电压vss之间摆动的第二输入信号in2。第一输入信号in1和第二输入信号in2可以具有彼此互补的电平。
35.移位电路120可以使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号in1的电平和第二输入信号in2的电平移位，以在第一输出节点no1和第二输出节点no2处分别提供具有互补电平的第一输出信号out1和第二输出信号out2。
36.锁存电路130可以在第一输出节点no1和第二输出节点no2处连接到移位电路120，可以锁存第一输出信号out1和第二输出信号out2，可以接收电平低于接地电压vss的负电压vneg，并且可以基于第一输出节点no1处的电压电平和第二输出节点no2处的电压电平，分别互补地将第二输出信号out2和第一输出信号out1驱动到电源电压vpr的电平或负电压vneg的电平。
37.移位电路120可以包括第一低电压晶体管(lvp1)121、第二低电压晶体管(lvp2)123、第一高电压晶体管(hvp1)125和第二高电压晶体管(hvp2)127。
38.第一低电压晶体管121可以具有接收第一输入信号inl的源极、耦接到接地电压
vss的栅极、以及耦接到第一内部节点n11的漏极。第二低电压晶体管123可以具有接收第二输入信号in2的源极、耦接到接地电压 vss的栅极、以及耦接到第二内部节点in12的漏极。第一低电压晶体管 121的栅极和第二低电压晶体管123的栅极可以通过耦接到接地电压vss 而被固定。
39.电源电压vpr可以被施加到第一低电压晶体管121和第二低电压晶体管123两者的主体(body)。第一低电压晶体管121和第二低电压晶体管123均可以包括低电压p沟道金属氧化物(pmos)晶体管。
40.第一高电压晶体管125可以具有在第一内部节点n11处耦接到第一低电压晶体管121的漏极的源极、耦接到负电压vneg的栅极、以及耦接到第一输出节点no1的漏极。第二高电压晶体管127可以具有在第二内部节点n12处耦接到第二低电压晶体管123的漏极的源极、耦接到负电压 vneg的栅极、以及耦接到第二输出节点no2的漏极。
41.第一高电压晶体管125的栅极和第二高电压晶体管127的栅极可以通过耦接到负电压vneg而被固定，并且第一高电压晶体管125和第二高电压晶体管127可以保持导通状态。由于第一高电压晶体管125的栅极和第二高电压晶体管127的栅极耦接到负电压vneg，因此第一高电压晶体管125的导通电阻和第二高电压晶体管127的导通电阻(在第一高电压晶体管125和第二高电压晶体管127导通的情况下)均可以响应于负电压 vneg的负升压(negative boosting)而减小。
42.电源电压vpr还可以被施加到第一高电压晶体管125和第二高电压晶体管127两者的主体。第一高电压晶体管125和第二高电压晶体管127 均可以包括高电压pmos晶体管。第一高电压晶体管125的阈值电压和第二高电压晶体管127的阈值电压均可以响应于电源电压vpr被施加到第一高电压晶体管125和第二高电压晶体管127两者的主体而增大。因此，在将电源电压vpr施加到第一高电压晶体管125和第二高电压晶体管127 两者的主体的情况下，第一高电压晶体管125的阈值电压和第二高电压晶体管127的阈值电压均可以高于第一高电压晶体管125和第二高电压晶体管127各自的本征阈值电压。
43.锁存电路130可以包括第一高电压n沟道金属氧化物半导体(nmos) 晶体管(hvn1)131和第二高电压nmos晶体管(hvn2)133。
44.第一高电压nmos晶体管131可以具有耦接到第一输出节点no1的漏极、耦接到第二输出节点no2的栅极、以及耦接到负电压vneg的源极。第二高电压nmos晶体管133可以具有耦接到第二输出节点no2的漏极、耦接到第一输出节点no1的栅极、以及耦接到负电压vneg的源极。
45.第一高电压nmos晶体管131和第二高电压nmos晶体管133以锁存配置连接，锁存第一输出节点no1的第一输出信号out1和第二输出节点no2处的第二输出信号out2，并基于第一输出节点no1和第二输出节点no2处的电压电平，分别互补地将第二输出信号out2和第一输出信号out1驱动到电源电压vpr的电平或负电压vneg的电平。
46.在另一示例实施例(未示出)中，多个第一高电压nmos晶体管可以串联连接在第一输出节点no1与负电压vneg之间，并且第一高电压 nmos晶体管的栅极均可以耦接到第二节点no2。另外，多个第二高电压nmos晶体管可以串联连接在第二输出节点no2与负电压vneg之间，并且第二高电压nmos晶体管的栅极均可以耦接到第一节点no1。
47.当第一输入信号in1具有电源电压vpr的电平时，第一低电压晶体管121导通，并
且第一输出节点no1具有电源电压vpr的电平。当第一输入信号in1具有电源电压vpr的电平并且第二输入信号in2具有接地电压vss的电平时，第二低电压晶体管123关断，并且第二输出节点no2 具有大于负电压vneg且小于接地电压vss的中间电压电平。由于第一高电压nmos晶体管131响应于第二输出节点no2的电压电平而导通，所以第一输出节点no1处的第一输出信号out1保持电源电压vpr的电平。
48.当第一输入信号in1具有接地电压vss的电平时，第一低电压晶体管121关断，并且第一输出节点no1处的第一输出信号out1具有中间电压电平。当第一输入信号in1具有接地电压vss的电平并且第二输入信号in2具有电源电压vpr的电平时，第二低电压晶体管123导通并且第二输出节点no2具有电源电压vpr的电平。由于第一高电压nmos 晶体管131响应于第二输出节点no2的电压电平而导通，所以第一输出节点no1处的第一输出信号out1被驱动(放电)至负电压vneg的电平。
49.图2a和图2b分别示出了图1中的第一低电压晶体管响应于第一输入信号的操作。
50.参照图2a，当第一输入信号in1具有电源电压vpr的电平时，第一低电压晶体管121导通，并且第一内部节点n11具有电源电压vpr的电平。
51.参照图2b，当第一输入信号in1具有接地电压vss的电平时，由于第一高电压晶体管125的阈值电压增加，而使得第一低电压晶体管121的漏极具有中间电压v1的电平，第一低电压晶体管121的栅极-漏极之间的电压差δv与第一低电压晶体管121的源极-漏极之间的电压差δv相同，第一低电压晶体管121关断。中间电压v1的电压电平可以在负电压到第一高电压晶体管125的阈值电压的范围内。
52.可以将参照图2a和图2b的描述应用于图1中的第二低电压晶体管 123。
53.图3示出了高电压晶体管的阈值电压根据施加到图1的负电平移位器中的高电压晶体管的栅极的偏置电压的变化(改变)。
54.参照图3，随着施加到第一高电压晶体管125和第二高电压晶体管127 两者的主体的偏置电压bv的电平增大，第一高电压晶体管125和第二高电压晶体管127的阈值电压vth均从本征阈值电压vth1增大。由于电源电压vpr被施加到第一高电压晶体管125和第二高电压晶体管127两者的主体，所以第一高电压晶体管125和第二高电压晶体管127的阈值电压 vth均从本征阈值电压vth1增加到阈值电压vth2。
55.图4a示出了根据示例实施例的图1的负电平移位器中的第一内部节点n11的电压电平。
56.参照图4a，负电压vneg被施加到第一高电压晶体管125的栅极，并且电源电压vpr被施加到第一高电压晶体管125的主体。因此，第一内部节点n11的电压电平可以对应于负电压vneg、第一高电压晶体管 125的本征阈值电压vth1以及由于电源电压vpr导致的阈值电压的增加量α之和。
57.当具有电源电压vpr的电平的第一输入信号in1被施加到第一低电压晶体管121的源极时，第一低电压晶体管121稳定地导通。当具有接地电压vss的电平的第一输入信号in1被施加到第一低电压晶体管121的源极时，由于第一低电压晶体管121的栅极的电压电平被固定在接地电压 vss的电平，并且第一低电压晶体管121的漏极具有与负电压vneg、第一高电压晶体管125的本征阈值电压vth1以及由于电源电压vpr导致的阈值电压的增加量α之和相对应的电压电平，所以第一低电压晶体管121 的电压电平为中间电压的电平。因
此，第一低电压晶体管121的栅极-漏极之间的电压差以及第一低电压晶体管121的源极-漏极之间的电压差均可以保持在大约1伏特[v]，并且第一低电压晶体管121稳定地截断。
[0058]
图4b示出了在负电平移位器中通过其传递第一输入信号的路径中的晶体管的模型。
[0059]
在图4b中，假设当输入信号in具有接地电压vss的电平时，第一反相器111中的pmos晶体管被建模为导通电阻ron1，第一低电压晶体管121被建模为导通电阻ron2，第一高电压晶体管125被建模为导通电阻ron3，第一高电压nmos晶体管131被建模为导通电阻ron4。
[0060]
在图4b中，电流i1表示由于第一输入信号in1而施加的通过第一低电压晶体管121的电流，电流i2表示对第一输出节点no1充电的电流，电流i3表示从最初施加电流i1的时间点到第一输出节点no1的状态改变的时间点所流过的短路电流(short current)。在图4b中，电容器cg表示第一高电压晶体管125的栅极的电容器。
[0061]
在图4b中，由于第一高电压nmos晶体管131的源极耦接到负电压 vneg，并且第一高电压晶体管125的栅极耦接到负电压vneg，所以导通电阻ron3和导通电阻ron4可以随着负电压vneg的电平的变化而变化。随着负电压vneg的电平减小，导通电阻ron3减小，并且第一输出节点no1的电压变化可以大于第二高电压nmos晶体管133的阈值电压。因此，第二高电压nmos晶体管133响应于第一输出节点no1的电压变化而导通，并且第二输出节点no2被放电至接地电压vss的电平。
[0062]
图5是根据示例实施例的沿着图1的负电平移位器中的线a-a'截取的反相器的截面图。
[0063]
参照图5，在半导体衬底140中形成隔离区151、152和153，并且在隔离区151、152和153之间的区域中形成n阱141和143。
[0064]
在n阱141和143中分别形成n型掺杂区160和170。在n阱141 中形成p型掺杂区161和162。在n阱143中形成p型掺杂区171和172。在p型掺杂区161和162之间形成栅氧化物164和栅电极163。在p型掺杂区171和172之间形成栅氧化物174和栅电极173。
[0065]
p型掺杂区161和162、栅氧化物164和栅电极163对应于第一低电压晶体管121。p型掺杂区171和172、栅氧化物174和栅电极173对应于第一高电压晶体管125。
[0066]
电源电压vpr被施加到n型掺杂区160，因此第一低电压晶体管121 的主体被电源电压vpr偏置。电源电压vpr也被施加到n型掺杂区170，因此第一高电压晶体管125的主体也被电源电压vpr偏置。接地电压vss 被施加到栅电极163，因此第一低电压晶体管121的栅极固定有接地电压 vss。负电压vneg被施加到栅电极173，因此第一高电压晶体管125的栅极固定有负电压vneg。
[0067]
第一低电压晶体管121的栅极电介质的第一厚度可以小于第一高电压晶体管125的栅极电介质的第二厚度。例如，第一低电压晶体管121可以具有第一厚度的栅极电介质层，第一高电压晶体管可以具有第二厚度的栅极电介质层，并且第一厚度可以小于第二厚度。例如，第一低电压晶体管121的栅极氧化物164的第一厚度可以小于第一高电压晶体管125的栅极氧化物174的第二厚度。
[0068]
参照图5进行的描述可以类似地应用于图1中的第二低电压晶体管 123和第二高电压晶体管127。因此，第二低电压晶体管123的栅极电介质的第一厚度可以小于第二高电
压晶体管127的栅极电介质的第二厚度。
[0069]
晶体管的特性可以包括沟道长度、栅极电介质的厚度以及每个晶体管的电流-电压响应。
[0070]
图6是示出在第一间隔到第三间隔期间图1的负电平移位器的示例操作的时序图。
[0071]
在图6中，输入信号in和第二输入信号in2具有相同的电压电平。
[0072]
第一间隔int11
[0073]
参照图1至图4b和图6，在第一间隔int11期间，第二输入信号in2 具有低电平l，并且第一输入信号in1具有高电平h。第一低电压晶体管 121响应于第一输入信号in1具有高电平而导通，并且第一内部节点n11 的电压电平具有高电平。第二低电压晶体管123响应于第二输入信号in2 具有低电平而关断，并且第二内部节点n12具有中间电压v1的电平。中间电压v1的电平在负电压vneg至第一高电压晶体管125的阈值电压 vth的范围内。中间电压v1大于负电压vneg，并且等于或小于第一高电压晶体管125的阈值电压vth。
[0074]
第一输出节点no1响应于第一内部节点n11具有高电平而具有高电平，第二高电压nmos晶体管133响应于第一输出节点no1具有高电平而导通，并且第二输出节点no2被放电至接地电压vss的电平。第二输出节点no2响应于第二内部节点n12具有负电压而转变为负电压，第一高电压nmos晶体管131响应于第二输出节点no2具有负电平而关断，并且第一输出节点no1保持在高电平。
[0075]
第二间隔int12
[0076]
负电平移位器100在第二间隔int12期间的操作可以与负电平移位器 100在第一间隔int11期间的操作互补。
[0077]
在第二间隔int12期间，第二输出节点no2响应于第二内部节点n12 具有高电平而转变为高电平，第一高电压nmos晶体管131响应于第二输出节点no2具有高电平而导通，并且第一输出节点no1被放电到负电压vneg的电平。第一输出节点no1响应于第一内部节点n11具有负电平而转变为负电平，第二高电压nmos晶体管133响应于第一输出节点 no1具有负电平而关断，并且第二输出节点no2保持在高电平。
[0078]
第三间隔int13
[0079]
负电平移位器100在第三间隔int13期间的操作可以与负电平移位器 100在第一间隔int11期间的操作相同。
[0080]
在图6中，高电平h对应于电源电压vpr的电平。输入信号in、第一输入信号in1和第二输入信号in2的低电平均对应于接地电压vss的电平。第一内部节点n11和第二内部节点n12的低电平均对应于中间电压v1的电平。第一输出节点no1和第二输出节点no2的低电平均对应于负电压vneg的电平。
[0081]
负电压vneg可以大于-v2并且可以等于或小于接地电压vss。v2 可以对应于大约6.5[v]。
[0082]
负电平移位器100包括具有不同特性的低电压晶体管和高电压晶体管，并且因此可以在等于或小于负电压的电压下提供增强的可靠性裕度，并且可以通过将高电压晶体管的栅极耦接到负电压来导通高电压晶体管，从而提供增强的导通-关断特性。
[0083]
图7a是示出根据示例实施例的高电压开关电路的电路图。
[0084]
参照图7a，高电压开关电路200可以包括负电平移位器210、第一晶体管241、第一耗尽型晶体管(ndh1)243、第二耗尽型晶体管(ndh2) 245、第二晶体管247和第三晶体管249。高电压开关电路200还可以包括输入端子it和输出端子ot。第一晶体管241、第二晶体管247和第三晶体管249可以被称为多个晶体管。
[0085]
高电压开关电路200可以被包括在非易失性存储器件(例如，图10 的非易失性存储器件400)中，并且可以基于第一驱动电压vpr、电压电平大于第一驱动电压vpr的第二驱动电压vpp、以及电压电平等于或小于接地电压vss的负电压vneg来操作。高电压开关电路200可以接收作为高电压的第二驱动电压vpp，可以基于作为低电压的第一驱动电压 vpr使输入信号(例如，使能信号en)的电平移位，并且可以将输入信号转换为在第二驱动电压vpp与负电压vneg之间摆动的输出信号os。
[0086]
第一驱动电压vpr可以与驱动非易失性存储器件400相关联，并且可以具有大约2.5[v]的电平。第二驱动电压vpp可以与驱动非易失性存储器件400相关联，并且可以具有大于20[v](例如，大约28.5[v])的电平。负电压vneg可以与驱动非易失性存储器件400相关联，并且可以具有从-4[v]到-6.5[v]的电平。
[0087]
第一晶体管241响应于施加到第一晶体管241的栅极的第一栅极信号 gs1，将第二驱动电压vpp传递到输出端子ot。第一晶体管241可以包括高电压pmos晶体管。
[0088]
第一耗尽型晶体管243响应于施加到第一耗尽型晶体管243的栅极的输出信号os，将第二驱动电压vpp传递到第一晶体管241。从输出端子 ot反馈输出信号os。第一耗尽型晶体管243可以包括具有阈值电压vth3 的高电压n型耗尽型晶体管。
[0089]
第一晶体管241和第一耗尽型晶体管243可以形成或构成用于提供输出信号os的反馈结构。例如，第二驱动电压vpp可以被提供给第一耗尽型晶体管243的第一电极(例如，漏极(电极))。当使能信号en被激活时，第一晶体管241可以响应于第一栅极信号gs1而被导通。
[0090]
在初始操作时间，紧接在使能信号en被激活之后，输出信号os的电压电平可以具有负电压vneg的电平，因此，第一耗尽型晶体管243 的栅极处的电压也可以与负电压vneg基本相同。第一晶体管241的第一电极(例如，源极(电极))处的电压可以增大到第一耗尽型晶体管 243的阈值电压vth3。因此，输出信号os可以变为第一耗尽型晶体管243 的阈值电压vth3。输出信号os可以反馈到第一耗尽型晶体管243的栅电极。第一晶体管241的第一电极处的电压可以增大到输出信号os和第一耗尽型晶体管243的阈值电压vth3之和。通过重复那些过程，输出信号 os可以增大到第二驱动电压vpp的电平。
[0091]
负电平移位器210可以基于第一驱动电压vpr和负电压vneg，使使能信号en的电平移位，以提供具有互补电平并且在第一驱动电压vpr 与负电压vneg之间摆动的第一栅极信号gs1和第二栅极信号gs2。在输入端子it处接收到的使能信号en的高电平可以与第一驱动电压vpr 的电平基本相同。
[0092]
负电平移位器210可以包括第一反相器211、第二反相器213和移位 /锁存电路215。
[0093]
第一反相器211基于接收到第一驱动电压vpr而操作，并且使使能信号en反相以输出反相使能信号enb。第二反相器213基于接收到第一驱动电压vpr而操作，并且使反相使能信号enb反相以输出与使能信号 en基本相同的信号。反相使能信号enb的高电平可以
与第一驱动电压 vpr的电平基本相同。
[0094]
移位/锁存电路215基于接收到第一驱动电压vpr和负电压vneg而操作，并且可以使使能信号en的电平和反相使能信号enb的电平移位，以生成具有彼此互补的电压电平的第一栅极信号gs1和第二栅极信号 gs2。
[0095]
移位/锁存电路215可以包括图1的负电平移位器100中的移位电路120和锁存电路130。
[0096]
第二晶体管247可以耦接到第一驱动电压vpr和第一节点n21，并且可以响应于第二栅极信号gs2将第一节点n21驱动到第一驱动电压 vpr的电平。第二晶体管247可以包括高电压pmos晶体管，其具有接收第一驱动电压vpr的源极、接收第二栅极信号gs2的栅极以及耦接到第一节点n21的漏极。
[0097]
第三晶体管249可以耦接到第一节点n21和负电压vneg，并且可以响应于第一栅极信号gs1将第一节点n21放电到负电压vneg的电平。第三晶体管249可以包括高电压pmos晶体管，其具有耦接到第一节点 n21的源极、接收第一栅极信号gs1的栅极以及耦接到负电压vneg的漏极。
[0098]
第二耗尽型晶体管245可以响应于内部电源电压ivc而将第一节点 n21耦接到输出节点ot。第二耗尽型晶体管245可以耦接在输出端子ot 与第一节点n21之间，并且可以具有耦接到内部电源电压ivc的栅极。
[0099]
当第一栅极信号gs1具有负电压vneg的电平时，第二栅极信号gs2 具有第一驱动电压vpr的电平。因此，第一晶体管241导通，第二晶体管247导通，第三晶体管249关断。当第二耗尽型晶体管245将第一节点 n21连接到输出端子时，第二晶体管247将第一节点n21驱动到第一驱动电压vpr的电平，并且输出端子ot被驱动到第一驱动电压vpr的电平。第一耗尽型晶体管243响应于输出端子ot处的第一驱动电压vpr而导通，第二驱动电压vpp被传递到输出端子ot，并且输出端子ot被驱动到第二驱动电压vpp的电平。
[0100]
当第一栅极信号gs1具有第一驱动电压vpr的电平时，第二栅极信号gs2具有负电压vneg的电平。因此，第一晶体管241关断，第二晶体管247关断，第三晶体管249导通。当第二耗尽型晶体管245将第一节点n21连接到输出端子ot时，第三晶体管249将第一节点n21驱动到负电压vneg的电平，并且输出端子ot被驱动到负电压vneg的电平。
[0101]
图7b是示出根据示例实施例的图7a的高电压开关电路中的移位/锁存电路的电路图。
[0102]
参照图7b，移位/锁存电路215可以包括移位电路220和锁存电路230。
[0103]
移位电路220可以使用具有不同特性的低电压晶体管和高电压晶体管，使反相使能信号enb的电平和使能信号en的电平移位，以在第一输出节点no1和第二输出节点no2处分别提供具有互补电平的第一栅极信号gs1和第二栅极信号gs2。
[0104]
移位电路220可以包括第一低电压晶体管221、第二低电压晶体管223、第一高电压晶体管225和第二高电压晶体管227。第一低电压晶体管221 的栅极和第二低电压晶体管223的栅极可以通过耦接到接地电压vss而被固定。另外，电源电压(第一驱动电压)vpr可以施加到第一低电压晶体管221和第二低电压晶体管223两者的主体。
[0105]
第一高电压晶体管225的栅极和第二高电压晶体管227的栅极可以通过耦接到负电压vneg而被固定，并且第一高电压晶体管225和第二高电压晶体管227可以保持导通状
态。另外，电源电压(第一驱动电压)vpr 可以施加到第一高电压晶体管225和第二高电压晶体管227两者的主体。
[0106]
锁存电路230可以包括第一高电压nmos晶体管231和第二高电压 nmos晶体管233。
[0107]
移位电路220和锁存电路230的配置和操作可以与图1中的移位电路 120和锁存电路130的配置和操作基本相同。因此，图7a中的负电平移位器210可以使使能信号en的电平移位，以提供具有互补电平并且在第一驱动电压vpr与负电压vneg之间摆动的第一栅极信号gs1和第二栅极信号gs2。
[0108]
图8是示出在第一间隔到第三间隔期间图7a的高电压开关电路的示例操作的时序图。
[0109]
第一间隔int21
[0110]
参照图7a至图8，在第一间隔int21期间，使能信号en具有低电平l，并且反相使能信号enb具有高电平。如参照图6所描述的，负电平移位器210可以在第一输出节点no1和第二输出节点no2处分别提供具有第一驱动电压vpr的电平的第一栅极信号gs1和具有负电压vneg 的电平的第二栅极信号gs2。第三晶体管249响应于第一栅极信号gs1 具有第一驱动电压vpr的电平而导通，并且第一节点n21被放电至负电压vneg的电平。另外，第二晶体管247响应于第二栅极信号gs2具有负电压vneg的电平而关断，并且输出端子ot处的输出信号os具有负电压vneg的电平。
[0111]
第二间隔int22
[0112]
高电压开关电路200在第二间隔int22期间的操作可以与高电压开关电路200在第一间隔int21期间的操作互补。在第二间隔int22期间，使能信号en具有高电平h并且反相使能信号enb具有低电平。如参照图6所描述的，负电平移位器210可以在第一输出节点no1和第二输出节点no2处分别提供具有负电压vneg的电平的第一栅极信号gs1和具有第一驱动电压vpr的电平的第二栅极信号gs2。第二晶体管247响应于第二栅极信号gs2具有第一驱动电压vpr的电平而导通，并且第一节点n21被驱动到第一驱动电压vpr的电平。另外，第一晶体管241响应于第一栅极信号gs1具有负电压vneg的电平而导通，并且输出端子ot 处的输出信号os被移位到第一驱动电压vpr的电平。
[0113]
第三间隔int23
[0114]
高电压开关电路200在第三间隔int23期间的操作可以与高电压开关电路200在第一间隔int21期间的操作相同。
[0115]
高电压开关电路200可以包括具有不同特性的低电压晶体管和高电压晶体管，因此可以在等于或小于负电压的电压下提供增强的可靠性裕度，并且可以通过包括负电平移位器来增强性能，该负电平移位器通过将高电压晶体管的栅极耦接到负电压来导通高电压晶体管，从而降低导通电阻。
[0116]
在图8中，第一驱动电压vpr的电平小于第二驱动电压vpp的电平，第一驱动电压vpr的电平大于接地电压vss，并且负电压vneg等于或小于接地电压vss。
[0117]
图9是示出根据示例实施例的采用高电压开关电路的存储器系统的框图。
[0118]
参照图9，存储器系统300可以包括存储器控制器310和非易失性存储器件400。非易失性存储器件400可以在存储器控制器310的控制下执行擦除操作、编程操作或写入操作。非易失性存储器件400可以通过输入 /输出线从存储器控制器310接收命令cmd、地址
addr和数据dta，以执行这样的操作。另外，非易失性存储器件400可以通过控制线从存储器控制器310接收控制信号ctrl，并且可以通过电力线从存储器控制器 310接收电力pwr。
[0119]
图10是示出根据示例实施例的图9中的非易失性存储器件的框图。
[0120]
参照图10，非易失性存储器件400可以包括存储单元阵列420、地址译码器500、页面缓冲器电路430、数据输入/输出电路440、控制电路460 和电压发生器470。
[0121]
存储单元阵列420可以通过串选择线ssl、多条字线wl和接地选择线gsl耦接到地址译码器500。另外，存储单元阵列420可以通过多条位线bl耦接到页面缓冲器电路430。存储单元阵列420可以包括耦接到多条字线wl和多条位线bl的多个存储单元。
[0122]
在一些示例实施例中，存储单元阵列420可以是以三维结构(或垂直结构)形成在衬底上的三维存储单元阵列。在这种情况下，存储单元阵列 420可以包括垂直取向的垂直单元串，使得至少一个存储单元位于另一存储单元上方。在其他示例实施例中，存储单元阵列420可以是以二维结构 (或水平结构)形成在衬底上的二维存储单元阵列。
[0123]
图11是示出图10的非易失性存储器件中的存储单元阵列的框图。
[0124]
参照图11，存储单元阵列420可以包括多个存储块blk1至blkz。存储块blk1至blkz可以沿着第一方向d1、第二方向d2和第三方向 d3延伸。在实施例中，由图10中的地址译码器500选择存储块blk1至 blkz。例如，地址译码器500可以选择存储块blk1至blkz之中的与块地址相对应的存储块blk。
[0125]
图12是示出图11的存储块之一的电路图。
[0126]
图12的存储块blki可以以三维结构(或垂直结构)形成在衬底sub 上。例如，可以在垂直于衬底sub的方向pd上形成存储块blki中包括的多个存储单元串。
[0127]
参照图12，存储块blki可以包括耦接在位线bl1、bl2和bl3与公共源极线csl之间的存储单元串ns11至ns33。存储单元串ns11至 ns33中每个存储单元串可以包括串选择晶体管sst、多个存储单元mc1 至mc8以及接地选择晶体管gst。在图12中，存储单元串ns11至ns33 中每个存储单元串被示出为包括八个存储单元mc1至mc8。然而，示例实施例不限于此。在一些示例实施例中，存储单元串ns11至ns33中每个存储单元串可以包括任何数目的存储单元。
[0128]
串选择晶体管sst可以连接到对应的串选择线ssl1至ssl3。多个存储单元mc1至mc8可以分别连接到对应的字线wl1至wl8。接地选择晶体管gst可以连接到对应的接地选择线gsl1至gsl3。串选择晶体管sst可以连接到对应的位线bl1、bl2和bl3，并且接地选择晶体管 gst可以连接到公共源极线csl。
[0129]
具有相同高度的字线(例如，wl1)可以被公共地连接，并且接地选择线gsl1至gsl3和串选择线ssl1至ssl3可以被分隔开。在图12中，存储块blki被示出为耦接到八条字线wl1至wl8和三条位线bl1至 bl3。然而，示例实施例不限于此。在一些示例实施例中，存储单元阵列 420可以耦接到任意数目的字线和位线。
[0130]
图13示出了图12的存储块中的单元串cs的结构的示例。
[0131]
参照图12和图13，以使得柱状物pl在与衬底sub垂直的方向上延伸并接触衬底sub形式将柱状物pl设置在衬底sub上。图13所示的接地选择线gsl1、字线wl1至wl8和串选择线ssl1中的每一者都可以由与衬底sub平行的导电材料(例如，金属材料)形成。柱状物pl可以穿过形成串选择线ssl1、字线wl1至wl8和接地选择线gsl1的导电材料与衬底sub
接触。
[0132]
在图13中还示出了沿着线b-b'截取的截面图。在示例实施例中，示出了与第一字线wl1相对应的第一存储单元mc1的截面图。柱状物pl 可以包括圆柱形主体bd。可以在主体bd的内部限定气隙ag。
[0133]
主体bd可以包括p型硅，并且可以是要形成沟道的区域。柱状物pl 还可以包括：包围主体bd的圆柱形隧道绝缘层ti、以及包围隧道绝缘层 ti的圆柱形电荷俘获层ct。阻挡绝缘层bi可以设置在第一字线wl1与柱状物pl之间。主体bd、隧道绝缘层ti、电荷俘获层ct、阻挡绝缘层 bi和第一字线wl1可以构成电荷俘获型晶体管，其形成在与衬底sub 垂直或与衬底sub的上表面垂直的方向上。串选择晶体管sst、接地选择晶体管gst和其他存储单元可以具有与第一存储单元mc1相同的结构。
[0134]
返回参照图10，控制电路460可以从存储器控制器310接收命令(信号)cmd和地址(信号)addr，并基于该命令信号cmd和地址信号 addr来控制非易失性存储器件400的擦除循环、编程循环和读取操作。编程循环可以包括编程操作和编程验证操作。擦除循环可以包括擦除操作和擦除验证操作。
[0135]
例如，控制电路460可以基于命令信号cmd生成用于控制电压发生器470的控制信号ctl，并且基于地址信号addr生成行地址r_addr 和列地址c_addr。控制电路460可以将行地址r_addr提供给地址译码器500，并且将列地址c_addr提供给数据输入/输出电路440。
[0136]
地址译码器500可以通过串选择线ssl、多条字线wl和接地选择线 gsl耦接到存储单元阵列420。在编程操作或读取操作期间，地址译码器 500可以基于行地址r_addr，将多条字线wl之一确定为第一字线(即，选定字线)，并且将多条字线wl中的除第一字线之外的其余字线确定为未选定字线。
[0137]
电压发生器470可以基于控制信号ctl生成用于非易失性存储器件 400的操作的字线电压vwl。电压发生器470可以从存储器控制器310 接收电力pwr。字线电压vwl可以通过地址译码器500被施加到多条字线wl。
[0138]
例如，在擦除操作期间，电压发生器470可以将擦除电压施加到存储块的阱，并且可以将接地电压施加到存储块的所有字线。在擦除验证操作期间，电压发生器470可以将擦除验证电压施加到存储块的所有字线，或者以字线为基础顺序地将擦除验证电压施加到字线。
[0139]
例如，在编程操作期间，电压发生器470可以将编程电压施加到第一字线，并且可以将编程通过(pass)电压施加到未选定字线。另外，在编程验证操作期间，电压发生器470可以将编程验证电压施加到第一字线，并且可以将验证通过电压施加到未选定字线。
[0140]
另外，在读取操作期间，电压发生器470可以将读取电压施加到第一字线，并且可以将读取通过电压施加到未选定字线。
[0141]
页面缓冲器电路430可以通过多条位线bl耦接到存储单元阵列420。页缓冲器电路430可以包括多个页面缓冲器。在一些示例实施例中，一个页面缓冲器可以连接到一条位线。在其他示例实施例中，一个页面缓冲器可以连接到两条或更多条位线。
[0142]
页面缓冲器电路430可以临时存储要编程到选定页面中的数据或从选定页面读出的数据。
[0143]
数据输入/输出电路440可以通过数据线dl耦接到页面缓冲器电路 430。在编程操
作期间，数据输入/输出电路440可以从存储器控制器310 接收数据dta，并且基于从控制电路460接收到的列地址c_addr，将数据dta提供给页面缓冲器电路430。在读取操作期间，数据输入/输出电路440可以基于从控制电路460接收到的列地址c_addr，将存储在页面缓冲器电路430中的数据data提供给存储器控制器310。
[0144]
另外，页面缓冲器电路430和数据输入/输出电路440可以从存储单元阵列420的第一区域读取数据，以及将读取的数据写入存储单元阵列 420的第二区域。因此，页面缓冲器电路430和数据输入/输出电路440可以执行回写操作。页面缓冲器电路430和数据输入/输出电路440可以由控制电路460控制。
[0145]
图14示出了根据示例实施例的存储单元的阈值电压分布。更具体地，图14示出了在存储单元分别是存储m位数据(m是等于或大于四的整数) 的四阶存储单元qlc(quadruple level cell)的情况下的阈值电压分布。
[0146]
参照图14，横轴表示阈值电压vths，纵轴表示存储单元的数目。每个存储单元可以具有擦除状态e和第一编程状态p1至第十五编程状态 p15之中的状态。随着存储单元的状态从擦除状态e改变为第十五编程状态p15，更多的电子可以被注入到存储单元的浮置栅极中。
[0147]
第一读取电压vrl可以具有擦除状态e下的存储单元的分布与第一编程状态pl下的存储单元的分布之间的电压电平。同样地，第i读取电压vri(i是等于或大于2且小于或等于15的自然数)可以具有第i-1编程状态pi-1下的存储单元的分布与第i编程状态pi下的存储单元的分布之间的电压电平。
[0148]
第一读取电压vr1至第十五读取电压vr15是用于区分不同编程状态下的存储单元的读取电压。为了便于说明，将第一读取电压vr1至第十五读取电压vr15称为具有不同电平的读取电压。换句话说，第一读取电压 vr1至第十五读取电压vr15是具有不同读取电压电平的读取电压。
[0149]
图15是示出根据示例实施例的图10的非易失性存储器件中的电压发生器的框图。
[0150]
参照图15，电压发生器470包括高电压(hv)发生器471和低电压 (lv)发生器473。电压发生器470还可以包括负电压(nv)发生器475。
[0151]
高电压发生器471可以响应于第一控制信号ctl1，根据命令cmd 所指示的操作来生成编程电压vpgm、通过电压vpass和读取通过电压 vread。
[0152]
低电压发生器473可以响应于第二控制信号ctl2，根据命令cmd 所指示的操作来生成读取电压vrv。
[0153]
负电压发生器475可以响应于第三控制信号ctl3，根据命令cmd 所指示的操作来生成负电压vneg。
[0154]
第一控制信号ctl1、第二控制信号ctl2和第三控制信号ctl3可以被包括在图10中的控制信号ctl中。编程电压vpgm、通过电压vpass、读取通过电压vread、读取电压vrv和负电压vneg可以被包括在字线电压vwls中。
[0155]
图16是示出根据示例实施例的图10的非易失性存储器件中的地址译码器的示例的电路图。
[0156]
参照图10和图16，地址译码器500可以包括译码器510、高电压开关电路530和电
压传递电路540。地址译码器500还可以包括反相器521 和开关523。电压传递电路540可以包括多个传输晶体管(pass transistor) ptg、pt1～ptn和pts。
[0157]
译码器510可以是用于选择存储单元阵列420的一个存储块的块译码器。译码器510可以包括与非(nand)门511和反相器513。
[0158]
nand门511可以对由行地址r_addr提供的译码信号oi、pi、qi 和ri执行nand运算。反相器513可以使nand门511的输出反相。反相器513的输出可以作为低电压块选择信号(例如，使能信号en)被发送到节点n41。尽管未在图16中示出，但是译码器510还可以包括用于依据所选择的块是否是坏块阻止nand门511的输出的元件。
[0159]
当所有译码信号oi、pi、qi和ri都被激活时，节点n41可以被设置为高电平，并且用于禁用串选择线ssl的开关523可以被阻断(例如，关断)。高电压开关电路530可以将节点n41的逻辑值输出为被升压到高电压的升压块选择信号(例如，输出信号os)。具有高电压的升压块选择信号可以被传递到块字线bwl。传输晶体管ptg、pt1～ptn和pts可以通过具有通过块字线bwl传递的高电压的升压块选择信号来进行开关。
[0160]
传输晶体管ptg、pt1～ptn和pts可以将从电压发生器470生成的电压vgs、vw1、vw2
……
vw(n-1)、vwn和vss传送到字线wl1、 wl2
……
wl(n-1)和wln以及选择线ssl和gsl。由传输晶体管ptg、 pt1～ptn和pts传送的电压可以是相对高于驱动通用电路的电压的高电压。因此，传输晶体管ptg、pt1～ptn和pts可以包括基于相对高的电压被驱动的高电压晶体管。高电压晶体管的沟道可以形成为长于低电压晶体管的沟道，以便承受相对高的电压(例如，以防止在源电极和漏电极之间击穿(punch))。另外，高电压晶体管的栅极氧化物层可以形成为比低电压晶体管的栅极氧化物层更厚，以便承受相对较高的电压(例如，承受栅电极与漏/源电极之间的相对高的电势差)。因此，高电压晶体管可以具有比低电压晶体管更宽的芯片区域。
[0161]
高电压开关电路530可以接收高电压vpp和负电压vneg，并且可以采用图7a的高电压开关电路200。因此，高电压开关电路530可以使在电源电压vpr与接地电压vss之间摆动的使能信号en的电平移位，以向传输晶体管ptg、pt1～ptn和pts的栅极提供在高电压vpp与负电压vneg之间摆动的输出信号os。
[0162]
在一些示例实施例中，提供给高电压开关电路530的高电压vpp可以由布置在非易失性存储器件400外部的单独的高电压发生器生成。在其他示例实施例中，提供给电压开关电路530的高电压vpp可以从非易失性存储器件400中包括的电压发生器470生成。
[0163]
图17是示出根据示例实施例的非易失性存储器件的框图。
[0164]
非易失性存储器件400a可以具有多平面配置。虽然图17的非易失性存储器件400a被示为包括两个平面，例如，第一平面421和第二平面422，但是非易失性存储器件400a也可以包括例如四平面配置或六平面配置。
[0165]
非易失性存储器件400a可以包括存储单元阵列420a、第一地址译码器500a、第二地址译码器500b、第一页面缓冲器电路(pbc1)431、第二页面缓冲器电路(pbc2)432、数据输入/输出电路440a和控制电路460a。
[0166]
存储单元阵列420a可以包括第一平面421和第二平面422，并且第一平面421和第二平面422均可以包括如图11所示的多个存储块。
[0167]
第一平面421和第二平面422中的每个平面的每个存储块可以通过串选择线ssl、
多条字线wl和接地选择线gsl耦接到第一地址译码器500a 和第二地址译码器500b中的相应地址译码器。第一平面421中的存储块可以通过多条位线bl耦接到第一页面缓冲器电路431。第二平面422中的存储块可以通过多条位线bl耦接到第二页面缓冲器电路432。
[0168]
第一页面缓冲器电路431和第二页面缓冲器电路432可以耦接到数据输入/输出电路440a。控制电路460a可以基于来自存储器控制器310的命令cmd和地址addr来控制第一地址译码器500a、第二地址译码器500b、第一页面缓冲器电路431、第二页面缓冲器电路432和数据输入/输出电路 440a。
[0169]
第一地址译码器500a和第二地址译码器500b均可以采用图16的地址译码器500。因此，第一地址译码器500a和第二地址译码器500b均可以采用图7a的高电压开关电路200。
[0170]
非易失性存储器件400a中的第一地址译码器500a和第二地址译码器 500b均可以基于平面独立读取(plane independent read，pir)方案和平面独立核心(plane independent core，pic)方案来提供覆盖与字线负载(wordline loading)的变化相对应的宽范围的负电压。因此，第一地址译码器500a 和第二地址译码器500b均可以使使能信号的电平移位，以向耦接到对应块的传输晶体管的栅极提供在高电压与负电压之间摆动的块选择信号。
[0171]
图18示出了根据示例实施例的图17的非易失性存储器件的第一平面和第二平面。
[0172]
参照图17和图18，存储单元阵列420a可以包括第一平面421和第二平面422。第一平面421和第二平面422可以包括多个存储块。每个存储块包括多个单元串。例如，多个单元串cs11、cs12、cs21和cs22可以被包括在第一平面421所包括的一个存储块中。平面421和422中的每个平面可以包括多个存储块，并且多个存储块中的一个存储块可以包括多条串选择线ssl1a和ssl2a，以选择单元串cs11、cs12、cs21和cs22中的至少一个。例如，当向第一平面421的第一串选择线ssl1a施加选择电压时，可以选择第一单元串cs11和第二单元串cs12。类似地，当向第一平面421的第二串选择线ssl2a施加选择电压时，可以选择第三单元串 cs21和第四单元串cs22。
[0173]
在示例实施例中，第一平面421和第二平面422可以具有基本相同的物理结构。例如，类似于第一平面421，第二平面422可以包括布置在单个平面上的多个存储块和多个单元串。类似地，第二平面422可以包括被配置为选择多个单元串中的至少一个单元串的多条串选择线ssl1b和 ssl2b。
[0174]
第一平面421和第二平面422不共享字线、位线、串选择线、接地选择线和公共源极线。已经描述了每个平面连接到两条位线和七条字线的示例。然而，每个平面可以连接到三条或更多条位线以及七条或更多条字线或更少条字线。例如，第一平面421可以连接到位线bl1a和bl2a、字线 wl1a-wl7a和接地选择线gsla，而第二平面422可以连接到位线bl1b 和bl2b、字线wl1b-wl7b和接地选择线gslb。
[0175]
单元串cs11、cs12、cs21和cs22中的每个单元串可以包括至少一个串选择晶体管、存储单元和至少一个接地选择晶体管。例如，单个接地选择晶体管gst、多个存储单元mc1至mc7以及单个串选择晶体管sst 可以以垂直于衬底的形式顺序地形成在单个单元串cs22上。其他单元串也可以具有与单元串cs22相同的结构。
[0176]
在示例实施例中，连接到平面421和422中的每个平面的串选择线可以排他地仅连接到一个对应的平面。例如，串选择线ssl1a和ssl2a中的每条串选择线可以仅连接到第一平面421。类似地，串选择线ssl1b和 ssl2b中的每条串选择线可以仅连接到第二平面422。因此，单条串选择线可以仅选择包含在单个平面中的单元串。另外，可以独立地控制每条串选择线以独立地选择每个平面中的单元串。
[0177]
例如，可以将选定电压独立地施加到第一串选择线ssl1a以独立地选择单元串cs11和cs12。当选定电压被施加到第一串选择线ssl1a时，该选定电压使对应单元串cs11和cs12的串选择晶体管导通。当串选择晶体管导通时，单元串cs11和cs12的存储单元与位线彼此电连接。
[0178]
同时，当非选定电压施加到第一串选择线ssl1a时，单元串cs11和 cs12的串选择晶体管可以关断，并且单元串cs11和cs12可以不被选定。因此，单元串cs11和cs12的存储单元与位线电绝缘。
[0179]
根据上述配置，提供了在各个平面中分隔开的串选择线。分隔开的串选择线结构可以使由在某些串选择线处发生的缺陷引起的影响最小化。在各个平面中分隔开的串选择线在独立地选择每个平面中的单元串方面会是有利的。因此，可以完全独立于包括在第二平面422中的单元串来选择包括在第一平面421中的单元串。独立的选择结构允许容易地控制非易失性存储器件400a。
[0180]
图19是示出根据示例实施例的操作负电平移位器的方法的流程图。
[0181]
参照图1至图6和图19，在操作s100中，在负电平移位器100中使用第一反相器111和第二反相器113并基于输入信号in来生成反相的第一输入信号in1和第二输入信号in2。
[0182]
在操作s200中，负电平移位器100中的移位电路120使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号in1的电平和第二输入信号in2的电平移位，以生成在电源电压vpr与负电压vneg之间摆动的第一输出信号out1和第二输出信号out2。
[0183]
负电平移位器100中的锁存电路130锁存第一输出信号out1和第二输出信号out，并且基于第一输出节点no1处的电压电平和第二输出节点no2处的电压电平，分别互补地将第二输出信号out2和第一输出信号out1驱动到电源电压vpr的电平或负电压vneg的电平。
[0184]
图20是示出根据示例实施例的包括非易失性存储器件的存储设备的框图。
[0185]
参照图20，存储设备1000包括多个非易失性存储器件1100和控制器1200。例如，存储设备1000可以是诸如嵌入式多媒体卡(emmc)、通用闪存(ufs)、固态磁盘或固态硬盘(ssd)等的任何存储设备。
[0186]
控制器1200可以经由多个通道ch1、ch2、ch3
……
chk连接到非易失性存储器件1100。控制器1200可以包括一个或多个处理器1210、缓冲存储器1220、纠错码(ecc)引擎1230、主机接口1250和非易失性存储器(nvm)接口1260。
[0187]
缓冲存储器1220可以存储用于驱动控制器1200的数据。ecc引擎 1230可以在编程操作期间计算要编程的数据的纠错码值，并且可以在读取操作期间使用纠错码值来纠正读取数据的错误。在数据恢复操作中， ecc引擎1230可以纠正从非易失性存储器件1100恢复的数据的错误。主机接口1250可以提供与外部设备的接口。非易失性存储器接口1260可以提供与非易失性存储器件1100的接口。
[0188]
每个非易失性存储器件1100可以对应于根据示例实施例的非易失性存储器件，并且可以可选地被提供有外部高电压vpp。
[0189]
图21是根据示例实施例的非易失性存储器件的截面图。
[0190]
参照图21，非易失性存储器件或存储器件2000可以具有芯片对芯片 (chip-to-chip，c2c)结构。c2c结构可以指通过以下方法形成的结构：在第一晶片上制造包括存储单元区域(或单元区域)cell的上芯片，在与第一晶片分开的第二晶片上制造包括外围电路区域peri的下芯片，然后将上芯片和下芯片彼此接合(bonding)。这里，接合工艺可以包括将形成在上芯片的最上面的金属层上的接合金属与形成在下芯片的最上面的金属层上的接合金属电连接的方法。例如，接合金属可以包括铜(cu)，并且芯片可以使用cu-cu接合被接合。然而，示例实施例可以不限于此。例如，接合金属还可以由铝(al)或钨(w)形成。
[0191]
存储器件2000的外围电路区域peri和单元区域cell均可以包括外部焊盘接合区域pa、字线接合区域wlba和位线接合区域blba。
[0192]
外围电路区域peri可以包括：第一衬底2210，层间绝缘层2215，形成在第一衬底2210上的多个电路元件2220a、2220b和2220c，分别连接到多个电路元件2220a、2220b和2220c的第一金属层2230a、2230b和2230c，以及形成在第一金属层2230a、2230b和2230c上的第二金属层2240a、 2240b和2240c。在示例实施例中，第一金属层2230a、2230b和2230c可以由具有相对高电阻率(electrical resistivity)的钨形成，并且第二金属层 2240a、2240b和2240c可以由具有相对低电阻率的铜形成。
[0193]
在图21中所示出的示例实施例中，尽管仅示出和描述了第一金属层 2230a、2230b和2230c以及第二金属层2240a、2240b和2240c，但是示例实施例不限于此，并且还可以在第二金属层2240a、2240b和2240c上形成一个或更多个附加金属层。形成在第二金属层2240a、2240b和2240c 上的一个或更多个附加金属层的至少一部分可以由电阻率低于形成第二金属层2240a、2240b和2240c的铜的电阻率的铝等形成。
[0194]
层间绝缘层2215可以设置在第一衬底2210上并且覆盖多个电路元件 2220a、2220b和2220c，第一金属层2230a、2230b和2230c以及第二金属层2240a、2240b和2240c。层间绝缘层2215可以包括诸如氧化硅、氮化硅等的绝缘材料。
[0195]
下接合金属2271b和2272b可以在字线接合区域wlba中形成在第二金属层2240b上。在字线接合区域wlba中，外围电路区域peri中的下接合金属2271b和2272b可以电接合到单元区域cell的上接合金属 2371b和2372b。下接合金属2271b和2272b以及上接合金属2371b和2372b 可以由铝、铜、钨等形成。此外，单元区域cell中的上接合金属2371b 和2372b可以被称为第一金属焊盘，而外围电路区域peri中的下接合金属2271b和2272b可以被称为第二金属焊盘。
[0196]
单元区域cell可以包括至少一个存储块。单元区域cell可以包括第二衬底2310和公共源极线2320。在第二衬底2310上，可以在与第二衬底2310的上表面垂直的第三方向d3(例如，z轴方向)上堆叠多条字线2331、2332、2333、2334、2335、2336、2337和2338(统称为2330)。至少一条串选择线和至少一条接地选择线可以分别布置在多条字线2330 上和多条字线2330下方，并且多条字线2330可以分别设置在至少一条串选择线与至少一条接地选择线之间。
[0197]
在位线接合区域blba中，沟道结构ch可以在与第二衬底2310的上表面垂直的第
三方向d3(例如，z轴方向)上延伸，并穿过多条字线 2330、至少一条串选择线和至少一条接地选择线。沟道结构ch可以包括数据存储层、沟道层、掩埋绝缘层等，并且沟道层可以电连接到第一金属层2350c和第二金属层2360c。例如，第一金属层2350c可以是位线接触，并且第二金属层2360c可以是位线。在示例实施例中，位线2360c可以在与第二衬底2310的上表面平行的第二方向d2(例如，y轴方向)上延伸。
[0198]
在图21所示的示例实施例中，其中设置有沟道结构ch、位线2360c 等的区域可以被定义为位线接合区域blba。在位线接合区域blba中，位线2360c可以电连接到在外围电路区域peri中提供页面缓冲器2393的电路元件2220c。位线2360c可以连接到单元区域cell中的上接合金属 2371c和2372c，上接合金属2371c和2372c可以连接到与页面缓冲器2393 的电路元件2220c连接的下接合金属2271c和2272c。
[0199]
在字线接合区域wlba中，多条字线2330可以在与第二衬底2310 的上表面平行并且与第二方向d2垂直的第一方向d1(例如，x轴方向) 上延伸，并且可以连接到多个单元接触插塞2341、2342、2343、2344、 2345、2346和2347(即，2340)。多条字线2330和多个单元接触插塞 2340可以在由沿第一方向d1以不同长度延伸的多条字线2330的至少一部分提供的焊盘中彼此连接。第一金属层2350b和第二金属层2360b可以顺序地连接到与多条字线2330连接的多个单元接触插塞2340的上部。多个单元接触插塞2340可以在字线接合区域wlba中，通过单元区域cell 的上接合金属2371b和2372b以及外围电路区域peri的下接合金属2271b 和2272b连接到外围电路区域peri。
[0200]
多个单元接触插塞2340可以电连接到在外围电路区域peri中形成行译码器2394的电路元件2220b。在示例实施例中，形成行译码器2394的电路元件2220b的工作电压可以不同于形成页面缓冲器2393的电路元件 2220c的工作电压。例如，形成页面缓冲器2393的电路元件2220c的工作电压可以大于形成行译码器2394的电路元件2220b的工作电压。
[0201]
公共源极线接触插塞2380可以设置在外部焊盘接合区域pa中。公共源极线接触插塞2380可以由诸如金属、金属化合物、多晶硅等的导电材料形成，并且可以电连接到公共源极线2320。第一金属层2350a和第二金属层2360a可以顺序地堆叠在公共源极线接触插塞2380的上部上。例如，其中设置有公共源极线接触插塞2380、第一金属层2350a和第二金属层2360a的区域可以被定义为外部焊盘接合区域pa。
[0202]
第一输入/输出焊盘2205和第二输入/输出焊盘2305可以设置在外部焊盘接合区域pa中。例如，可以在第一衬底2210的下方形成覆盖第一衬底2210的下表面的下绝缘膜2201，并且可以在下绝缘膜2201上形成第一输入/输出焊盘2205。第一输入/输出焊盘2205可以通过第一输入/输出接触插塞2203连接到设置在外围电路区域peri中的多个电路元件 2220a、2220b和2220c中的至少一个，并且可以通过下绝缘膜2201与第一衬底2210分开。另外，侧绝缘膜可以设置在第一输入/输出接触插塞2203 与第一衬底2210之间，以将第一输入/输出接触插塞2203与第一衬底2210 电分开。
[0203]
可以在第二衬底2310上形成覆盖第二衬底2310的上表面的上绝缘膜 2301，并且可以在上绝缘膜2301上设置第二输入/输出焊盘2305。第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303连接到设置在外围电路区域peri中的多个电路元件2220a、2220b和2220c中的至少一个。在本示例实施例中，第二输入/输出焊盘2305与电路元件2220a电连接。例如，第二输入/输出焊盘2305可以通过第二输入/输出接触插塞2303经由
金属图案2272a和2271a电连接到电路元件2220a。
[0204]
根据示例实施例，第二衬底2310和公共源极线2320可以不设置在设置有第二输入/输出接触插塞2303的区域中。另外，第二输入/输出焊盘 2305在第三方向d3(例如，z轴方向)上可以不与字线2330交叠。第二输入/输出接触插塞2303可以在与第二衬底2310的上表面平行的方向上与第二衬底2310分开，并且可以穿过单元区域cell的层间绝缘层2315 以连接到第二输入/输出焊盘2305。
[0205]
根据示例实施例，可以选择性地形成第一输入/输出焊盘2205和第二输入/输出焊盘2305。例如，存储器件2000可以仅包括设置在第一衬底 2210上的第一输入/输出焊盘2205或设置在第二衬底2310上的第二输入/ 输出焊盘2305。可选择地，存储器件2000可以包括第一输入/输出焊盘 2205和第二输入/输出焊盘2305二者。
[0206]
在单元区域cell和外围电路区域peri中分别包括的外部焊盘接合区域pa和位线接合区域blba中的每一者中，可以将设置在最上面的金属层上的金属图案设置为虚设图案，或者最上面的金属层可以不存在。
[0207]
在外部焊盘接合区域pa中，存储器件2000可以在外围电路区域peri 的最上面的金属层中包括下金属图案2273a，该下金属图案2273a与形成在单元区域cell的最上面的金属层中的上金属图案2372a相对应，并且具有与单元区域cell的上金属图案2372a相同的截面形状，以彼此连接。上金属图案2372a可以通过其突出结构2371a连接到第二金属层2360a。在外围电路区域peri中，形成在外围电路区域peri的最上面的金属层中的下金属图案2273a可以不连接到接触。类似地，在外部焊盘接合区域 pa中，可以在单元区域cell的最上面的金属层中形成上金属图案2372a，其与形成在外围电路区域peri的最上面的金属层中的下金属图案2273a 相对应，并且具有与外围电路区域peri的下金属图案2273a相同的形状。
[0208]
下接合金属2271b和2272b可以形成在字线接合区域wlba中的第二金属层2240b上。在字线接合区域wlba中，外围电路区域peri的下接合金属2271b和2272b可以通过cu-cu接合电连接到单元区域cell的上接合金属2371b和2372b。
[0209]
此外，在位线接合区域blba中，可以在单元区域cell的最上面的金属层中形成上金属图案2392，该上金属图案2392与形成在外围电路区域peri的最上面的金属层中的下金属图案2252相对应，并具有与外围电路区域peri的下金属图案2252相同的截面形状。可以不在形成在单元区域cell的最上面的金属层中的上金属图案2392上形成接触。下金属图案2252可以通过其突出结构2251连接到第二金属层2240c。
[0210]
在示例实施例中，与在单元区域cell和外围电路区域peri中的一者中形成的最上面的金属层中的金属图案相对应，可以在单元区域cell 和外围电路区域peri中的另一者中的最上面的金属层中形成具有与金属图案相同截面形状的增强金属图案。可以不在增强金属图案上形成接触。
[0211]
根据示例实施例的负电平移位器可以被包括在行译码器2394中，或者可以包括在行译码器2394中的高电压开关电路中，并且在高电压与负电压之间摆动的块选择信号可以通过接合结构被施加。
[0212]
示例实施例可以应用于包括非易失性存储器件的各种设备和系统。例如，示例实施例可以应用于诸如以下项的系统：个人计算机(pc)、服务器计算机、数据中心、工作站、
移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(pda)、便携式多媒体播放器(pmp)、数码相机、便携式游戏机、音乐播放器、便携式摄像机、视频播放器、导航设备、可穿戴设备、物联网(iot)设备、万物互联(ioe)设备、电子书阅读器、虚拟现实(vr)设备、增强现实(ar)设备、机器人设备、无人机等。
[0213]
示例实施例可以应用于包括非易失性存储器件的各种电子设备和系统。例如，示例实施例可以应用于诸如以下项的系统：移动电话、智能电话、个人数字助理(pda)、便携式多媒体播放器(pmp)、数字相机、便携式摄像机、个人计算机(pc)、服务器计算机、工作站、膝上型计算机、数字电视、机顶盒、便携式游戏机、导航系统等。
[0214]
通过总结和回顾，随着存储在闪存设备的存储单元中的位数的增加，在闪存设备中使用的负电压的范围也可以增大。
[0215]
如上所述，根据示例实施例的负电平移位器可以包括具有不同特性的低电压晶体管和高电压晶体管，可以在等于或小于负电压的电压下提供增强的可靠性裕度，并且可以通过将高电压晶体管的栅极耦接到负电压来导通高电压晶体管进而提供增强的导通-关断特性。实施例可以提供包括在非易失性存储器件中的能够增强可靠性裕度和操作特性的负电平移位器。一些示例实施例提供了包括能够增强可靠性裕度和操作特性的负电平移位器的非易失性存储器件。
[0216]
本文已经公开了示例实施例，并且尽管采用了特定术语，但是它们仅在一般性和描述性意义上使用和解释，而不是出于限制的目的。在某些情况下，在本技术提交时对于本领域普通技术人员而言明显的是，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，也可以与结合其他实施例描述的特征、特性和/或元件结合使用。因此，本领域技术人员将理解，可以在不脱离如所附权利要求中阐述的本发明的精神和范围的情况下在形式和细节上进行各种改变。

技术特征：

1.一种非易失性存储器件中的负电平移位器，所述负电平移位器包括：移位电路，所述移位电路被配置为：使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号的电平和第二输入信号的电平移位，以在第一输出节点和第二输出节点处分别提供第一输出信号和第二输出信号，所述第一输出信号与所述第二输出信号具有互补的电平，所述第一输入信号是通过使输入信号反相而获得的，所述第二输入信号是通过使所述第一输入信号反相而获得的；以及锁存电路，所述锁存电路在所述第一输出节点和所述第二输出节点处连接到所述移位电路，所述锁存电路被配置为锁存所述第一输出信号和所述第二输出信号，被配置为接收电平小于接地电压的负电压，并且被配置为基于所述第一输出节点处的电压电平和所述第二输出节点处的电压电平，分别互补地将所述第二输出信号和所述第一输出信号驱动到电源电压的电平或所述负电压的电平。2.根据权利要求1所述的负电平移位器，其中，所述移位电路包括：第一低电压晶体管，所述第一低电压晶体管具有接收所述第一输入信号的源极、耦接到所述接地电压的栅极和耦接到第一内部节点的漏极；第二低电压晶体管，所述第二低电压晶体管具有接收所述第二输入信号的源极、耦接到所述接地电压的栅极和耦接到第二内部节点的漏极；第一高电压晶体管，所述第一高电压晶体管具有在所述第一内部节点处耦接到所述第一低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第一输出节点的漏极；以及第二高电压晶体管，所述第二高电压晶体管具有在所述第二内部节点处耦接到所述第二低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第二输出节点的漏极。3.根据权利要求2所述的负电平移位器，其中，所述电源电压被施加到所述第一高电压晶体管的主体和所述第二高电压晶体管的主体。4.根据权利要求3所述的负电平移位器，其中，所述第一高电压晶体管的阈值电压和所述第二高电压晶体管的阈值电压分别响应于所述电源电压被施加到所述第一高电压晶体管的主体和所述第二高电压晶体管的主体而增大。5.根据权利要求2所述的负电平移位器，其中，在所述第一高电压晶体管和所述第二高电压晶体管导通的情况下，所述第一高电压晶体管的导通电阻和所述第二高电压晶体管的导通电阻分别响应于耦接到所述第一高电压晶体管的栅极和所述第二高电压晶体管的栅极的所述负电压的负升压而减小。6.根据权利要求2所述的负电平移位器，其中，所述电源电压被施加到所述第一低电压晶体管的主体和所述第二低电压晶体管的主体。7.根据权利要求2所述的负电平移位器，其中：所述第一低电压晶体管响应于所述第一输入信号具有所述电源电压的电平而导通；并且所述第一高电压晶体管被配置为响应于所述第一内部节点具有所述电源电压的电平而提供具有所述电源电压的电平的所述第一输出信号。8.根据权利要求2所述的负电平移位器，其中：
所述第一低电压晶体管响应于所述第一输入信号具有所述接地电压的电平而关断；并且所述第一高电压晶体管被配置为：响应于所述第一内部节点具有所述负电压与所述第一高电压晶体管的阈值电压之间的中间电压的电平，提供具有所述负电压与所述第一高电压晶体管的阈值电压之间的电平的所述第一输出信号。9.根据权利要求2所述的负电平移位器，其中：所述第一低电压晶体管和所述第二低电压晶体管均包括低电压p沟道金属氧化物半导体pmos晶体管；并且所述第一高电压晶体管和所述第二高电压晶体管均包括高电压pmos晶体管。10.根据权利要求9所述的负电平移位器，其中，所述低电压pmos晶体管具有第一厚度的栅极电介质层，所述高电压pmos晶体管具有第二厚度的栅极电介质层，所述第一厚度小于所述第二厚度。11.根据权利要求1所述的负电平移位器，其中，所述锁存器电路包括：第一高电压n沟道金属氧化物半导体nmos晶体管，所述第一高电压nmos晶体管具有耦接到所述第一输出节点的漏极、耦接到所述第二输出节点的栅极和耦接到所述负电压的源极；以及第二高电压nmos晶体管，所述第二高电压nmos晶体管具有耦接到所述第二输出节点的漏极、耦接到所述第一输出节点的栅极和耦接到所述负电压的源极。12.根据权利要求11所述的负电平移位器，其中，所述移位电路包括：第一低电压晶体管，所述第一低电压晶体管具有接收所述第一输入信号的源极、耦接到所述接地电压的栅极和耦接到第一内部节点的漏极；第二低电压晶体管，所述第二低电压晶体管具有接收所述第二输入信号的源极、耦接到所述接地电压的栅极和耦接到第二内部节点的漏极；第一高电压晶体管，所述第一高电压晶体管具有在所述第一内部节点处耦接到所述第一低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第一输出节点的漏极；以及第二高电压晶体管，所述第二高电压晶体管具有在所述第二内部节点处耦接到所述第二低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第二输出节点的漏极。13.根据权利要求12所述的负电平移位器，其中：用于导通所述第一高电压nmos晶体管的第一导通电压响应于所述负电压的电平的变化而变化；并且用于导通所述第一高电压晶体管的第二导通电压响应于所述第一导通电压的变化而变化。14.根据权利要求1所述的负电平移位器，所述负电平移位器还包括：第一反相器，所述第一反相器被配置为使所述输入信号反相以向所述移位电路提供所述第一输入信号；以及第二反相器，所述第二反相器被配置为使所述第一输入信号反相以向所述移位电路提供所述第二输入信号。
15.根据权利要求14所述的负电平移位器，其中，所述第一反相器和所述第二反相器均连接在所述电源电压与所述接地电压之间。16.一种非易失性存储器件，所述非易失性存储器件包括：存储单元阵列，所述存储单元阵列包括耦接到字线和位线的非易失性存储单元；传输晶体管，所述传输晶体管被配置为将第一驱动电压传递到所述字线；和高电压开关电路，所述高电压开关电路被配置为将使能信号的电平升压到第二驱动电压的电平，以向所述传输晶体管的栅极提供输出信号，其中，所述高电压开关电路包括：负电平移位器，所述负电平移位器被配置为接收所述第一驱动电压和电平低于接地电压的负电压，并且被配置为使所述使能信号的电平移位，以提供具有互补电平并在所述第一驱动电压与所述负电压之间摆动的第一栅极信号和第二栅极信号；以及多个晶体管，所述多个晶体管连接到第一节点、所述传输晶体管的栅极以及输出端子，以提供所述输出信号，并且所述多个晶体管被配置为将所述输出端子驱动到所述第二驱动电压的电平或将所述输出端子放电到所述负电压的电平。17.根据权利要求16所述的非易失性存储器件，其中，所述多个晶体管包括：第一晶体管，所述第一晶体管被配置为响应于所述第一栅极信号而将所述第二驱动电压传递到所述字线；第一耗尽型晶体管，所述第一耗尽型晶体管被配置为响应于从所述输出端子反馈的所述输出信号，将所述第二驱动电压传递到所述第一晶体管；第二耗尽型晶体管，所述第二耗尽型晶体管耦接在所述输出端子与所述第一节点之间，并且具有耦接到内部电源电压的栅极；第二晶体管，所述第二晶体管被配置为响应于所述第二栅极信号而将所述第一节点驱动到所述第一驱动电压的电平；以及第三晶体管，所述第三晶体管被配置为响应于所述第一栅极信号而将所述第一节点放电到所述负电压的电平，以及其中，当所述使能信号被禁用时，所述第三晶体管响应于所述第一栅极信号而导通，并且所述输出信号的电平被所述第三晶体管和所述第二耗尽型晶体管减小到所述负电压的电平。18.根据权利要求16所述的非易失性存储器件，其中，所述非易失性存储单元被配置为m位，其中，m是等于或大于四的整数，并且其中，所述负电平移位器包括：移位电路，所述移位电路被配置为：使所述使能信号的电平和反相使能信号的电平移位，以在第一输出节点和第二输出节点处分别提供所述第一栅极信号和所述第二栅极信号，所述反相使能信号是通过使所述使能信号反相而获得的；和锁存电路，所述锁存电路在所述第一输出节点和所述第二输出节点处连接到所述移位电路，所述锁存电路被配置为锁存所述第一栅极信号和所述第二栅极信号，被配置为接收所述负电压，被配置为基于所述第一输出节点的电压电平将所述第二栅极信号维持在所述第一驱动电压的电平或将所述第二栅极信号放电到所述负电压的电平，并且被配置为基于所述第二输出节点的电压电平将所述第一栅极信号放电到所述负电压的电平或将所述第
一栅极信号维持在所述第一驱动电压的电平。19.根据权利要求18所述的非易失性存储器件，其中，所述移位电路包括：第一低电压晶体管，所述第一低电压晶体管具有接收所述反相使能信号的源极、耦接到所述接地电压的栅极和耦接到第一内部节点的漏极；第二低电压晶体管，所述第二低电压晶体管具有接收所述使能信号的源极、耦接到所述接地电压的栅极和耦接到第二内部节点的漏极；第一高电压晶体管，所述第一高电压晶体管具有在所述第一内部节点处耦接到所述第一低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第一输出节点的漏极；以及第二高电压晶体管，所述第二高电压晶体管具有在所述第二内部节点处耦接到所述第二低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第二输出节点的漏极，其中，所述第一驱动电压被施加到所述第一高电压晶体管的主体和所述第二高电压晶体管的主体，以及其中，所述锁存电路包括：第一高电压n沟道金属氧化物半导体nmos晶体管，所述第一高电压nmos晶体管具有耦接到所述第一输出节点的漏极、耦接到所述第二输出节点的栅极和耦接到所述负电压的源极；和第二高电压nmos晶体管，所述第二高电压nmos晶体管具有耦接到所述第二输出节点的漏极、耦接到所述第一输出节点的栅极和耦接到所述负电压的源极。20.一种非易失性存储器件中的负电平移位器，所述负电平移位器包括：移位电路，所述移位电路被配置为：使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号的电平和第二输入信号的电平移位，以在第一输出节点和第二输出节点处分别提供第一输出信号和第二输出信号，所述第一输出信号和所述第二输出信号具有互补电平，所述第一输入信号是通过使输入信号反相而获得的，所述第二输入信号是通过使所述第一输入信号反相而获得的；以及锁存电路，所述锁存电路在所述第一输出节点和所述第二输出节点处连接到所述移位电路，所述锁存电路被配置为锁存所述第一输出信号和所述第二输出信号，被配置为接收电平小于接地电压的负电压，并且被配置为基于所述第一输出节点处的电压电平和所述第二输出节点处的电压电平，分别互补地将所述第二输出信号和所述第一输出信号驱动到电源电压的电平或所述负电压的电平，其中，所述移位电路包括：第一低电压晶体管，所述第一低电压晶体管具有接收所述第一输入信号的源极、耦接到所述接地电压的栅极和耦接到第一内部节点的漏极；第二低电压晶体管，所述第二低电压晶体管具有接收所述第二输入信号的源极、耦接到所述接地电压的栅极和耦接到第二内部节点的漏极；第一高电压晶体管，所述第一高电压晶体管具有在所述第一内部节点处耦接到所述第一低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第一输出节点的漏极；以及
第二高电压晶体管，所述第二高电压晶体管具有在所述第二内部节点处耦接到所述第二低电压晶体管的漏极的源极、耦接到所述负电压的栅极和耦接到所述第二输出节点的漏极，并且其中，所述电源电压被施加到所述第一高电压晶体管的主体和所述第二高电压晶体管的主体。

技术总结

一种包括移位电路和锁存电路的负电平移位器。该移位电路使用具有不同特性的低电压晶体管和高电压晶体管，使第一输入信号的电平和第二输入信号的电平移位，以在第一输出节点和第二输出节点处分别提供第一输出信号和第二输出信号，第一输出信号与第二输出信号具有互补的电平。该锁存电路在第一输出节点和第二输出节点处连接到移位电路，锁存第一输出信号和第二输出信号，接收电平小于接地电压的负电压，并且基于第一输出节点处的电压电平和第二输出节点处的电压电平，分别互补地将第二输出信号和第一输出信号驱动到电源电压的电平或负电压的电平。负电压的电平。负电压的电平。