存储器故障诊断的可测试性电路和操作电压变换电路的制作方法

1.本发明涉及一种半导体集成电路，特别涉及一种存储器故障诊断的可测试性电路(dft)。本发明还涉及一种操作电压变换电路。

背景技术：

2.在进行存储器失效模式诊断，或是工艺对芯片功能的影响分析时，总是需要判别存储器究竟是读取失效或是写入失效。
3.现有存储器故障诊断的常见的作法包括：1、测试分析读取和写入时操作电压的不同；2、读取和写入时时钟周期不同，并由测试结果来判定失效的原因。想进行上述的分析，需要具备较强的测试机编程能力，并且容易受到测试机硬件的限制，导致效果不如预期。

技术实现要素：

4.本发明所要解决的技术问题是提供一种存储器故障诊断的可测试性电路，能在存储器故障诊断过程为写入和读取操作提供所需要的不同操作电压，从而有利于进行读取失效验证和写入失效验证分析。为此，本发明还提供一种操作电压变换电路。
5.为解决上述技术问题，本发明提供的存储器故障诊断的可测试性电路包括：
6.控制电路，所述控制电路的输入端和多个外加电压相连，所述控制电路的输出端输出操作电压，所述操作电压由对应的所述外加电压得到或者由对应的所述外加电压的变化值得到；所述操作电压输入到所述存储器的电源电压端。
7.存储器的故障诊断模式包括读取失效验证模式(read fail verification，rfv)和写入失效验证模式(write fail verification，wfv)。
8.所述读取失效验证模式包括第一写入操作模式以及第一读取操作模式。
9.在所述第一写入操作模式中，所述控制电路使所述操作电压具有第一电压值；在所述第一读取操作模式中，所述控制电路使所述操作电压具有第二电压值。
10.所述第一电压值大于所述第二电压值，且所述第一电压值的大小保证所述第一写入操作模式的写值正常，通过使所述操作电压降低到所述第二电压值来实现读取失效验证。
11.所述写入失效验证模式包括第二写入操作模式以及第二读取操作模式。
12.在所述第二读取操作模式中，所述控制电路使所述操作电压具有第三电压值；在所述第二写入操作模式中，所述控制电路使所述操作电压具有第四电压值。
13.所述第三电压值大于所述第四电压值，且所述第三电压值的大小保证所述第二读取操作模式的读值正常，通过使所述操作电压降低到所述第四电压值来实现写入失效验证。
14.进一步的改进是，所述第三电压值等于所述第一电压值。
15.进一步的改进是，所述第四电压值等于所述第二电压值。
16.进一步的改进是，所述外加电压包括第一外加电压和第二外加电压，所述第一外
加电压大于所述第二外加电压。
17.所述第一电压值等于所述第一外加电压。
18.所述第二电压值小于等于所述第二外加电压。
19.进一步的改进是，所述第二电压值为所述第二外加电压减去一个以上的第一阈值电压，所述第一阈值电压为第一nmos管的阈值电压。
20.进一步的改进是，所述控制电路包括第一pmos管、第二pmos管、所述第一nmos管和第一反相器。
21.所述第一pmos管的源极连接所述第一外加电压，所述第一pmos管的漏极连接到所述控制电路的输出端；所述第一pmos管的栅极连接第一控制信号。
22.所述第二pmos管的源极连接所述第二外加电压，所述第二pmos管的漏极连接所述第一nmos管的漏极，所述第一nmos管的源极连接到所述控制电路的输出端；第二控制信号连接所述第二pmos管的栅极以及所述第一反相器的输入端，所述第一反相器的输出端连接所述第一nmos管的栅极。
23.所述第一控制信号为0以及所述第二控制信号为1时，所述操作电压具有所述第一电压值。
24.所述第一控制信号为1以及所述第二控制信号为0时，所述操作电压具有所述第二电压值。
25.进一步的改进是，所述存储器还包括正常工作模式，所述正常工作模式包括第三写入操作模式以及第三读取操作模式。
26.在所述第三写入操作模式和所述第三读取操作模式中，所述操作电压都为第一电压值。
27.进一步的改进是，所述控制电路还包括第一逻辑电路，用于生成所述第一控制信号和所述第二控制信号。
28.所述第一逻辑电路包括：第一异或门、第一同或门、第一与门、第二反相器和第一或门。
29.dft信号输入到第一与门的第一输入端，所述dft信号还输入到所述第二反相器的输入端以及所述第二反相器的输出端连接到所述第一或门的第一输入端。
30.rwv信号输入到所述第一异或门的第一输入端以及所述第一同或门的第一输入端。
31.oeb信号输入到所述第一异或门的第二输入端以及所述第一同或门的第二输入端。
32.所述第一异或门的输出端连接所述第一与门的第二输入端，所述第一同或门的输出端连接所述第一或门的第二输入端。
33.dft信号为所述故障诊断模式和所述正常工作模式的切换信号。
34.rwv信号为所述读取失效验证模式和所述写入失效验证模式的切换信号。
35.oeb信号为输出使能信号。
36.所述第一与门的输出端输出所述第一控制信号。
37.所述第一或门的输出端输出所述第二控制信号。
38.为解决上述技术问题，本发明提供的操作电压变换电路，其特征在于：操作电压变
换电路的输入端和多个外加电压相连；
39.所述操作电压变换电路的输出端输出操作电压，所述操作电压由对应的所述外加电压得到或者由对应的所述外加电压的变化值得到。
40.所述操作电压变换电路的控制端连接有控制信号，所述控制信号的控制所述操作电压的大小，使所述操作电压在不同模式下具有不同大小。
41.进一步的改进是，所述外加电压包括第一外加电压和第二外加电压，所述第一外加电压大于所述第二外加电压。
42.进一步的改进是，所述操作电压包括由所述第一外加电压得到的第一类电压，所述第一类电压的大小为第一电压值。
43.所述第一电压值等于所述第一外加电压。
44.进一步的改进是，所述操作电压包括由所述第二外加电压的变化得到第二类电压，所述第二类电压的大小包括一个以上，各所述第二类电压的大小为所述第二外加电压减去一个以上的第一阈值电压，所述第一阈值电压为第一nmos管的阈值电压。
45.进一步的改进是，所述操作电压变换电路包括：
46.用于输出所述第一类电压的第一路径，所述第一路径中设置有第一pmos管，所述第一pmos管的源极连接所述第一外加电压，所述第一pmos管的漏极连接到所述操作电压变换电路的输出端；所述第一pmos管的栅极连接第一控制信号。
47.所述第一控制信号为0时，所述操作电压选择所述第一类电压且大小为所述第一电压值。
48.进一步的改进是，所述操作电压变换电路还包括：
49.多个第二路径，各所述第二路径用于输出对应大小的所述第二类电压；各所述第二路径包括：第二pmos管、第三pmos管和多个所述第一nmos管；各所述第二路径共用一个所述第二pmos管；各所述第二路径单独配置一个所述pmos管。
50.所述第二pmos管的源极连接所述第二外加电压，所述第二pmos管的漏极连接各所述第三pmos管的源极。
51.各所述第一nmos管串联在所述第三pmos管的漏极和所述操作电压变换电路的输出端之间，各所述第一nmos管的栅极短接到漏极并使各所述第一nmos管的源极电压比漏极电压降低一个所述第一阈值电压；所述第二类电压的大小由所述第三pmos管的漏极和所述操作电压变换电路的输出端之间串联的所述第一nmos管的数量确定。
52.所述第二pmos管的栅极连接第二控制信号；所述第二控制信号为0时，所述操作电压选择为所述第二类电压。
53.各所述第三pmos管的栅极连接选择信号，所述选择信号用于选择所述第二支路，使所述第二类电压的大小等于所选择的所述第二支路的输出电压大小。
54.进一步的改进是，所述第二类电压的大小数量为一个且所述第二类电压的大小为所述第二外加电压减去一个所述第一阈值电压时，所述第二路径为一个且所述第二路径替换为：
55.各所述第二路径包括：一个所述第二pmos管、一个所述第一反相器和一个所述第一nmos管。
56.所述第二pmos管的源极连接所述第二外加电压，所述第二pmos管的漏极连接所述
第一nmos管的漏极，所述第一nmos管的源极连接到所述操作电压变换电路的输出端；第二控制信号连接所述第二pmos管的栅极以及所述第一反相器的输入端，所述第一反相器的输出端连接所述第一nmos管的栅极。
57.本发明的可测试性电路中设置有控制电路，控制电路能提供多种大小不同的操作电压，且能在故障诊断过程中按照各种写入和读取操作模式的需求分别提供对应大小的操作电压，从而能对读取失效和写入失效进行简单快速且准确的验证，能降低对测试机编程能力的要求以及对测试机硬件的要求。
附图说明
58.下面结合附图和具体实施方式对本发明作进一步详细的说明：
59.图1是本发明实施例存储器故障诊断的可测试性电路的控制电路的电路图；
60.图2是本发明实施例存储器的电路结构图；
61.图3是本发明实施例存储器的读取周期和写入周期的信号图；
62.图4是本发明较佳实施例存储器故障诊断的可测试性电路的控制电路的第一逻辑电路的电路图；
63.图5是本发明第一实施例操作电压变换电路的电路图；
64.图6是本发明第二实施例操作电压变换电路的电路图。
具体实施方式
65.如图1所示，是本发明实施例存储器故障诊断的可测试性电路的控制电路的电路图；本发明实施例存储器故障诊断的可测试性电路包括：
66.控制电路，所述控制电路的输入端和多个外加电压相连，所述控制电路的输出端输出操作电压vdd，所述操作电压vdd由对应的所述外加电压得到或者由对应的所述外加电压的变化值得到；所述操作电压vdd输入到所述存储器的电源电压端。
67.存储器的故障诊断模式包括读取失效验证模式和写入失效验证模式。
68.所述读取失效验证模式包括第一写入操作模式以及第一读取操作模式。
69.在所述第一写入操作模式中，所述控制电路使所述操作电压vdd具有第一电压值；在所述第一读取操作模式中，所述控制电路使所述操作电压vdd具有第二电压值。
70.所述第一电压值大于所述第二电压值，且所述第一电压值的大小保证所述第一写入操作模式的写值正常，通过使所述操作电压vdd降低到所述第二电压值来实现读取失效验证。
71.所述写入失效验证模式包括第二写入操作模式以及第二读取操作模式。
72.在所述第二读取操作模式中，所述控制电路使所述操作电压vdd具有第三电压值；在所述第二写入操作模式中，所述控制电路使所述操作电压vdd具有第四电压值。
73.所述第三电压值大于所述第四电压值，且所述第三电压值的大小保证所述第二读取操作模式的读值正常，通过使所述操作电压vdd降低到所述第四电压值来实现写入失效验证。
74.本发明实施例中，所述第三电压值等于所述第一电压值。所述第四电压值等于所述第二电压值。在其他实施例中也能为：所述第三电压值不等于所述第一电压值。所述第四
电压值不等于所述第二电压值。
75.所述外加电压包括第一外加电压ext_v1和第二外加电压ext_v2，所述第一外加电压ext_v1大于所述第二外加电压ext_v2。在其他实施例中，也能根据需要设置3个以上大小不同的所述外加电压。
76.所述第一电压值等于所述第一外加电压ext_v1。
77.所述第二电压值小于等于所述第二外加电压ext_v2。
78.所述第二电压值为所述第二外加电压ext_v2减去一个第一阈值电压，所述第一阈值电压为第一nmos管n101的阈值电压。在其他实施例中，也能为：所述第二电压值为所述第二外加电压ext_v2减去2个以上的第一阈值电压。
79.所述控制电路包括第一pmos管p101、第二pmos管p102、所述第一nmos管n101和第一反相器101。
80.所述第一pmos管p101的源极连接所述第一外加电压ext_v1，所述第一pmos管p101的漏极连接到所述控制电路的输出端；所述第一pmos管p101的栅极连接第一控制信号en_1。
81.所述第二pmos管p102的源极连接所述第二外加电压ext_v2，所述第二pmos管p102的漏极连接所述第一nmos管n101的漏极，所述第一nmos管n101的源极连接到所述控制电路的输出端；第二控制信号en_2连接所述第二pmos管p102的栅极以及所述第一反相器101的输入端，所述第一反相器101的输出端连接所述第一nmos管n101的栅极。
82.所述第一控制信号en_1为0以及所述第二控制信号en_2为1时，所述操作电压vdd具有所述第一电压值。
83.所述第一控制信号en_1为1以及所述第二控制信号en_2为0时，所述操作电压vdd具有所述第二电压值。
84.所述存储器还包括正常工作模式，所述正常工作模式包括第三写入操作模式以及第三读取操作模式。
85.在所述第三写入操作模式和所述第三读取操作模式中，所述操作电压vdd都为第一电压值。
86.如图2所示，是本发明实施例存储器的电路结构图；图2所示的存储器件为静态随机存储器(sram)。在存储单元区包括有多个存储单元(bit cell)201组成的存储单元阵列(cell array)。一个存储单元存储一位数据故称为bit cell。需要通过存储单元201在存储阵列中的地址需要通过字线和位线确定，图2中显示的字线为lwl，位线则为bl和blb，位线bl和blb互为反向。
87.所述存储单元201通常采用6t型结构，包括2个选择管，2个上拉管和2个下拉管。
88.具有3个预充电电路，分别为写预充电电路202、读预充电电路203和灵敏放大预充电电路205，分别在写入、读取和灵敏放大器206工作之前对位线进行充电，对应的预充电控制信号分别为信号wr_bl_pre#、rd_bl_pre#和sense_pre#。
89.读取路径电路包括灵敏放大器206、读缓冲器207和读锁存器208。
90.灵敏放大器206的使能信号为信号sense_en。
91.灵敏放大器206的输入端通过读数据位选择器204连接到位线bl和blb，读数据位选择器204通过读列地址信号col_rd#进行选择。
92.灵敏放大器206的输出端连接读缓冲器207，读缓冲器207的输出端连接读锁存器208，读锁存器208进一步通过由nmos管组成的放大器实现输出数据data_out#和data_out的输出。读缓冲器207通过锁存使能信号latch_en#控制。
93.写入路径电路包括写驱动电路210和写锁存器212。写锁存器212的输入端连接输入数据data_in。
94.写驱动电路210的输出端通过写数据位选择器209连接到位线bl和blb，写数据位选择器209通过写列地址信号col_wr#进行选择。
95.写入路径电路在写入操作模式如第一写入操作模式、第二写入操作模式和第三写入操作模式会导通；读取路径电路在读取操作模式如第一读取操作模式、第二读取操作模式和第三读取操作模式会导通。
96.如图3所示，是本发明实施例存储器的读取周期和写入周期的信号图；sram主要是通过信号oeb和web的电平来决定操作模式是读取操作模式还是写入模式，信号oeb为输出使能信号，信号web为写入使能信号。由图3所示可知，在读取周期，信号oeb为低电平以及信号web为高电平时进入读取操作模式；在写入周期，信号oeb为高电平以及信号web为低电平时进入写入操作模式。
97.信号clk为时钟信号，信号addr为地址信号，信号csb为片选信号。
98.本发明实施例中，读取失效验证模式、写入失效验证模式和正常工作模式中所述第一控制信号en_1和所述第二控制信号en_2的设置如表一所示：
99.表一
[0100][0101]
表一中，read表示读取操作模式，write表示写入操作模式，mode表示模式，3种模式中，normal表示正常工作模式，rfv表示读取失效验证模式，wfv表示写入失效验证模式。
[0102]
normal、rfv和wfv的read和write模式中的所述操作电压vdd由对应的en_1和en_2值设置，包括：
[0103]
en_1＝0&en_2＝1,vdd＝ext_v1；
[0104]
en_1＝1&en_2＝0,vdd＝ext_v2-vtn。
[0105]
其中en_1＝0&en_2＝1,vdd＝ext_v1表示：当en1为0以及en2为1时，所述操作电压vdd具有较高的所述第一电压值即所述第一外加电压ext_v1。
[0106]
en_1＝1&en_2＝0,vdd＝ext_v2-vtn表示：当en1为1以及en2为0时，所述操作电压vdd具有较低的所述第二电压值即所述第二外加电压ext_v2减去一个第一阈值电压vtn。
[0107]
如图4所示，是本发明较佳实施例存储器故障诊断的可测试性电路的控制电路的第一逻辑电路301的电路图；所述控制电路还包括第一逻辑电路301，用于生成所述第一控制信号en_1和所述第二控制信号en_2。
[0108]
所述第一逻辑电路301包括：第一异或门302、第一同或门303、第一与门304、第二反相器305和第一或门306。
[0109]
dft信号输入到第一与门304的第一输入端，所述dft信号还输入到所述第二反相器305的输入端以及所述第二反相器305的输出端连接到所述第一或门306的第一输入端。
[0110]
rwv信号输入到所述第一异或门302的第一输入端以及所述第一同或门303的第一输入端。
[0111]
oeb信号输入到所述第一异或门302的第二输入端以及所述第一同或门303的第二输入端。
[0112]
所述第一异或门302的输出端连接所述第一与门304的第二输入端，所述第一同或门303的输出端连接所述第一或门306的第二输入端。
[0113]
dft信号为所述故障诊断模式和所述正常工作模式的切换信号。dft信号为0时进入所述正常工作模式，dft信号为1时进入所述故障诊断模式。
[0114]
rwv信号为所述读取失效验证模式和所述写入失效验证模式的切换信号。rwv信号为1时进入所述读取失效验证模式，rwv信号为0时进入所述写入失效验证模式
[0115]
oeb信号为输出使能信号。
[0116]
所述第一与门304的输出端输出所述第一控制信号en_1。
[0117]
所述第一或门306的输出端输出所述第二控制信号en_2。
[0118]
所述第一逻辑电路301的真值表如表二所示：
[0119]
表二
[0120]
dftrwvoebxorxnoren_1en_200001010011001010100101101011000101101101011010101110101
[0121]
表二中，dft表示所述dft信号，rwv表示所述rwv信号，oeb表示所述oeb信号，xor表示所述第一异或门302的输出端的输出信号，xnor表示所述第一同或门303的输出端的输出信号，en_1表示所述第一控制信号en_1，en_2表示所述第二控制信号en_2。
[0122]
本发明实施例可测试性电路中设置有控制电路，控制电路能提供多种大小不同的操作电压vdd，且能在故障诊断过程中按照各种写入和读取操作模式的需求分别提供对应大小的操作电压vdd，从而能对读取失效和写入失效进行简单快速且准确的验证，能降低对测试机编程能力的要求以及对测试机硬件的要求。
[0123]
如图5所示，是本发明第一实施例操作电压变换电路的电路图；本发明第一实施例操作电压变换电路的输入端和多个外加电压相连；
[0124]
所述操作电压变换电路的输出端输出操作电压，所述操作电压由对应的所述外加电压得到或者由对应的所述外加电压的变化值得到。
[0125]
所述操作电压变换电路的控制端连接有控制信号，所述控制信号的控制所述操作电压的大小，使所述操作电压在不同模式下具有不同大小。
[0126]
所述外加电压包括第一外加电压和第二外加电压，所述第一外加电压大于所述第二外加电压。
[0127]
所述操作电压包括由所述第一外加电压得到的第一类电压，所述第一类电压的大小为第一电压值。
[0128]
所述第一电压值等于所述第一外加电压。
[0129]
所述操作电压包括由所述第二外加电压的变化得到第二类电压，所述第二类电压的大小包括一个以上，各所述第二类电压的大小为所述第二外加电压减去一个以上的第一阈值电压，所述第一阈值电压为第一nmos管的阈值电压。
[0130]
所述操作电压变换电路包括：
[0131]
用于输出所述第一类电压的第一路径，所述第一路径中设置有第一pmos管p201，所述第一pmos管p201的源极连接所述第一外加电压，所述第一pmos管p201的漏极连接到所述操作电压变换电路的输出端；所述第一pmos管p201的栅极连接第一控制信号en_1。
[0132]
所述第一控制信号en_1为0时，所述操作电压选择所述第一类电压且大小为所述第一电压值。
[0133]
所述操作电压变换电路还包括：
[0134]
多个第二路径，各所述第二路径用于输出对应大小的所述第二类电压；各所述第二路径包括：第二pmos管p202、第三pmos管和多个所述第一nmos管；各所述第二路径共用一个所述第二pmos管p202；各所述第二路径单独配置一个所述pmos管。
[0135]
所述第二pmos管p202的源极连接所述第二外加电压，所述第二pmos管p202的漏极连接各所述第三pmos管的源极。
[0136]
各所述第一nmos管串联在所述第三pmos管的漏极和所述操作电压变换电路的输出端之间，各所述第一nmos管的栅极短接到漏极并使各所述第一nmos管的源极电压比漏极电压降低一个所述第一阈值电压；所述第二类电压的大小由所述第三pmos管的漏极和所述操作电压变换电路的输出端之间串联的所述第一nmos管的数量确定。
[0137]
所述第二pmos管p202的栅极连接第二控制信号en_2；所述第二控制信号en_2为0时，所述操作电压选择为所述第二类电压。
[0138]
各所述第三pmos管的栅极连接选择信号，所述选择信号用于选择所述第二支路，使所述第二类电压的大小等于所选择的所述第二支路的输出电压大小。
[0139]
图5中，共显示了3个所述第二路径，在其他实施例中，也能采用多余3个的所述第二路径，用于获得更多的电平档位。3条所述第二路径中的所述第三pmos管分别用p203a、p203b和p203b标示；3条所述第二路径都具有3个所述第一nmos管。
[0140]
所述第三pmos管p203a的路径的3个所述第一nmos管分别用n201a1、n201a2和n201a3标示，所述第一nmos管n201a1、n201a2和n201a3都连接成二极管结构并串联在一起，这条所述第二路径输出的所述操作电压为所述第二外加电压减去3个的第一阈值电压。
[0141]
所述第三pmos管p203b的路径的3个所述第一nmos管分别用n201b1、n201b2和n201b3标示，所述第一nmos管n201b1、n201b2和n201b3都连接成二极管结构，但是所述第一nmos管n201b1被短接，实际上只有所述第一nmos管n201b2和n201b3串联在一起，这条所述
第二路径输出的所述操作电压为所述第二外加电压减去2个的第一阈值电压。
[0142]
所述第三pmos管p203c的路径的3个所述第一nmos管分别用n201c1、n201c2和n201c3标示，所述第一nmos管n201c1、n201c2和n201c3都连接成二极管结构，但是所述第一nmos管n201c1和n201c2被短接，实际上只有所述第一nmos管n201c3连接在所述第三pmos管p203c的漏极和所述操作电压变换电路的输出端之间，这条所述第二路径输出的所述操作电压为所述第二外加电压减去1个的第一阈值电压。
[0143]
如图6所示，是本发明第二实施例操作电压变换电路的电路图；本发明第二实施例操作电压变换电路是在本发明第一实施例操作电压变换电路的基础上做进一步改进形成的，二者的区别之处为，本发明第二实施例操作电压变换电路中具有如下区别特征：
[0144]
所述第二类电压的大小数量为一个且所述第二类电压的大小为所述第二外加电压减去一个所述第一阈值电压时，所述第二路径为一个且所述第二路径替换为：
[0145]
各所述第二路径包括：一个所述第二pmos管p202、一个所述第一反相器401和一个所述第一nmos管201。
[0146]
所述第二pmos管p202的源极连接所述第二外加电压，所述第二pmos管p202的漏极连接所述第一nmos管201的漏极，所述第一nmos管201的源极连接到所述操作电压变换电路的输出端；第二控制信号en_2连接所述第二pmos管p202的栅极以及所述第一反相器401的输入端，所述第一反相器401的输出端连接所述第一nmos管201的栅极。
[0147]
以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

技术特征：

1.一种存储器故障诊断的可测试性电路，其特征在于，包括：控制电路，所述控制电路的输入端和多个外加电压相连，所述控制电路的输出端输出操作电压，所述操作电压由对应的所述外加电压得到或者由对应的所述外加电压的变化值得到；所述操作电压输入到所述存储器的电源电压端；存储器的故障诊断模式包括读取失效验证模式和写入失效验证模式；所述读取失效验证模式包括第一写入操作模式以及第一读取操作模式；在所述第一写入操作模式中，所述控制电路使所述操作电压具有第一电压值；在所述第一读取操作模式中，所述控制电路使所述操作电压具有第二电压值；所述第一电压值大于所述第二电压值，且所述第一电压值的大小保证所述第一写入操作模式的写值正常，通过使所述操作电压降低到所述第二电压值来实现读取失效验证；所述写入失效验证模式包括第二写入操作模式以及第二读取操作模式；在所述第二读取操作模式中，所述控制电路使所述操作电压具有第三电压值；在所述第二写入操作模式中，所述控制电路使所述操作电压具有第四电压值；所述第三电压值大于所述第四电压值，且所述第三电压值的大小保证所述第二读取操作模式的读值正常，通过使所述操作电压降低到所述第四电压值来实现写入失效验证。2.如权利要求1所述的存储器故障诊断的可测试性电路，其特征在于：所述第三电压值等于所述第一电压值。3.如权利要求2所述的存储器故障诊断的可测试性电路，其特征在于：所述第四电压值等于所述第二电压值。4.如权利要求3所述的存储器故障诊断的可测试性电路，其特征在于：所述外加电压包括第一外加电压和第二外加电压，所述第一外加电压大于所述第二外加电压；所述第一电压值等于所述第一外加电压；所述第二电压值小于等于所述第二外加电压。5.如权利要求4所述的存储器故障诊断的可测试性电路，其特征在于：所述第二电压值为所述第二外加电压减去一个以上的第一阈值电压，所述第一阈值电压为第一nmos管的阈值电压。6.如权利要求5所述的存储器故障诊断的可测试性电路，其特征在于：所述控制电路包括第一pmos管、第二pmos管、所述第一nmos管和第一反相器；所述第一pmos管的源极连接所述第一外加电压，所述第一pmos管的漏极连接到所述控制电路的输出端；所述第一pmos管的栅极连接第一控制信号；所述第二pmos管的源极连接所述第二外加电压，所述第二pmos管的漏极连接所述第一nmos管的漏极，所述第一nmos管的源极连接到所述控制电路的输出端；第二控制信号连接所述第二pmos管的栅极以及所述第一反相器的输入端，所述第一反相器的输出端连接所述第一nmos管的栅极；所述第一控制信号为0以及所述第二控制信号为1时，所述操作电压具有所述第一电压值；所述第一控制信号为1以及所述第二控制信号为0时，所述操作电压具有所述第二电压值。7.如权利要求6所述的存储器故障诊断的可测试性电路，其特征在于：所述存储器还包
括正常工作模式，所述正常工作模式包括第三写入操作模式以及第三读取操作模式；在所述第三写入操作模式和所述第三读取操作模式中，所述操作电压都为第一电压值。8.如权利要求7所述的存储器故障诊断的可测试性电路，其特征在于：所述控制电路还包括第一逻辑电路，用于生成所述第一控制信号和所述第二控制信号；所述第一逻辑电路包括：第一异或门、第一同或门、第一与门、第二反相器和第一或门；dft信号输入到第一与门的第一输入端，所述dft信号还输入到所述第二反相器的输入端以及所述第二反相器的输出端连接到所述第一或门的第一输入端；rwv信号输入到所述第一异或门的第一输入端以及所述第一同或门的第一输入端；oeb信号输入到所述第一异或门的第二输入端以及所述第一同或门的第二输入端；所述第一异或门的输出端连接所述第一与门的第二输入端，所述第一同或门的输出端连接所述第一或门的第二输入端；dft信号为所述故障诊断模式和所述正常工作模式的切换信号；rwv信号为所述读取失效验证模式和所述写入失效验证模式的切换信号；oeb信号为输出使能信号；所述第一与门的输出端输出所述第一控制信号；所述第一或门的输出端输出所述第二控制信号。9.一种操作电压变换电路，其特征在于：操作电压变换电路的输入端和多个外加电压相连；所述操作电压变换电路的输出端输出操作电压，所述操作电压由对应的所述外加电压得到或者由对应的所述外加电压的变化值得到；所述操作电压变换电路的控制端连接有控制信号，所述控制信号的控制所述操作电压的大小，使所述操作电压在不同模式下具有不同大小。10.如权利要求9所述的操作电压变换电路，其特征在于：所述外加电压包括第一外加电压和第二外加电压，所述第一外加电压大于所述第二外加电压。11.如权利要求10所述的操作电压变换电路，其特征在于：所述操作电压包括由所述第一外加电压得到的第一类电压，所述第一类电压的大小为第一电压值；所述第一电压值等于所述第一外加电压。12.如权利要求11所述的操作电压变换电路，其特征在于：所述操作电压包括由所述第二外加电压的变化得到第二类电压，所述第二类电压的大小包括一个以上，各所述第二类电压的大小为所述第二外加电压减去一个以上的第一阈值电压，所述第一阈值电压为第一nmos管的阈值电压。13.如权利要求12所述的操作电压变换电路，其特征在于：所述操作电压变换电路包括：用于输出所述第一类电压的第一路径，所述第一路径中设置有第一pmos管，所述第一pmos管的源极连接所述第一外加电压，所述第一pmos管的漏极连接到所述操作电压变换电路的输出端；所述第一pmos管的栅极连接第一控制信号；所述第一控制信号为0时，所述操作电压选择所述第一类电压且大小为所述第一电压值。
14.如权利要求13所述的操作电压变换电路，其特征在于：所述操作电压变换电路还包括：多个第二路径，各所述第二路径用于输出对应大小的所述第二类电压；各所述第二路径包括：第二pmos管、第三pmos管和多个所述第一nmos管；各所述第二路径共用一个所述第二pmos管；各所述第二路径单独配置一个所述pmos管；所述第二pmos管的源极连接所述第二外加电压，所述第二pmos管的漏极连接各所述第三pmos管的源极；各所述第一nmos管串联在所述第三pmos管的漏极和所述操作电压变换电路的输出端之间，各所述第一nmos管的栅极短接到漏极并使各所述第一nmos管的源极电压比漏极电压降低一个所述第一阈值电压；所述第二类电压的大小由所述第三pmos管的漏极和所述操作电压变换电路的输出端之间串联的所述第一nmos管的数量确定；所述第二pmos管的栅极连接第二控制信号；所述第二控制信号为0时，所述操作电压选择为所述第二类电压；各所述第三pmos管的栅极连接选择信号，所述选择信号用于选择所述第二支路，使所述第二类电压的大小等于所选择的所述第二支路的输出电压大小。15.如权利要求14所述的操作电压变换电路，其特征在于：所述第二类电压的大小数量为一个且所述第二类电压的大小为所述第二外加电压减去一个所述第一阈值电压时，所述第二路径为一个且所述第二路径替换为：各所述第二路径包括：一个所述第二pmos管、一个所述第一反相器和一个所述第一nmos管；所述第二pmos管的源极连接所述第二外加电压，所述第二pmos管的漏极连接所述第一nmos管的漏极，所述第一nmos管的源极连接到所述操作电压变换电路的输出端；第二控制信号连接所述第二pmos管的栅极以及所述第一反相器的输入端，所述第一反相器的输出端连接所述第一nmos管的栅极。

技术总结

本发明公开了一种存储器故障诊断的可测试性电路，包括：控制电路，输入端和多个外加电压相连，输出端输出操作电压，操作电压由外加电压或其变化值得到；操作电压输入到存储器的电源电压端。存储器的故障诊断模式包括读取失效验证模式和写入失效验证模式。读取失效验证模式的写入和读取操作模式的操作电压分别具有第一和第二电压值。第一电压值大于第二电压值写入失效验证模式的写入和读取操作模式的操作电压分别具有第三和第四电压值。第三电压值大于第四电压值。本发明还提供一种操作电压变换电路。本发明能在存储器故障诊断过程为写入和读取操作提供所需要的不同操作电压，从而有利于进行读取失效验证和写入失效验证分析。有利于进行读取失效验证和写入失效验证分析。有利于进行读取失效验证和写入失效验证分析。