数据缓冲电路的布局结构的制作方法

1.本公开涉及集成电路设计技术领域，具体而言，涉及一种数据缓冲电路的布局结构。

背景技术：

2.在高速电路版图设计中，信号线的负载是重要的考量因素之一，负载较小的信号线眼图较宽，信号传输质量较好，这一点对高速电路来说至关重要。在dram的版图设计中，数据缓冲电路(data interbuffer)是数据输入输出的通道，是用来接收外部数据和读取内部数据的重要接口，因此其信号线的负载即信号质量影响到整个dram的数据读取效果和数据写入效果。
3.在ddr4电路中，数据缓冲电路包括相连的第一放大电路模块、第二放大电路模块和用于调节第二放大电路模块的输入信号的均衡决策电路模块。基于模块划分，通常将同一个模块的元件集中设置，最后通过接触结构(contact)和过孔(via)将各电路模块的信号引到金属层，进行金属层布线。由于接触结构的电阻较大，对于一些用于传输小信号的小信号线来说，会导致这些小信号线的电阻电容参数(rc)较大，在信号传输速度不是很快的条件下，上述布局结构可以满足信号眼图要求，但是对lpddr5等高速传输电路，上述布局结构的小信号传播质量就不够理想。
4.需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现要素：

5.本公开的目的在于提供一种数据缓冲电路的布局结构，用于至少在一定程度上克服高速电路中小信号线负载过大、无法满足信号质量要求的问题。
6.根据本公开的一个方面，提供一种数据缓冲电路的布局结构，所述数据缓冲电路包括第一放大电路模块、第二放大电路模块以及均衡决策电路模块；所述第一放大电路模块的输出端与所述第二放大电路模块的输入端通过第一组信号线连接；所述均衡决策电路模块的调节输出端与所述第一组信号线连接，用于调节所述第一组信号线上的电压；所述第一放大电路模块的所述输出端、所述第二放大电路模块的所述输入端、所述均衡决策电路模块的所述调节输出端以及所述第一组信号线同层布置。
7.在本公开的一种示例性实施例中，所述第一放大电路模块包括比较单元和第一复位单元，所述比较单元通过第二组信号线与所述第一复位单元连接；所述第二组信号线与所述第一组信号线同层布置。
8.在本公开的一种示例性实施例中，所述第二组信号线包括第一导线和第二导线；所述比较单元包括第一p型晶体管和第二p型晶体管；所述第一复位单元包括第一n型晶体管和第二n型晶体管；所述第一p型晶体管的漏极端子通过第一导线与所述第一n型晶体管的漏极端子电连接；所述第二p型晶体管的漏极端子通过第二导线与所述第二n型晶体管的
漏极端子电连接；所述第一p型晶体管的漏极端子、所述第二p型晶体管的漏极端子、所述第一n型晶体管的漏极端子、所述第二n型晶体管漏极端子、所述第一导线和所述第二导线同层布置。
9.在本公开的一种示例性实施例中，所述均衡决策电路模块包括第一判决反馈单元和第二判决反馈单元；所述调节输出端包括与第一判决反馈单元的输出相连的第一调节输出端和与所述第二判决反馈单元的输出相连的第二调节输出端；所述第一组信号线包括第一子信号线和第二子信号线，所述第一子信号线与所述第一导线连接，所述第二子信号线与所述第二导线连接；所述第一调节输出端通过第三导线与所述第一子信号线电连接，所述第二调节输出端通过第四导线与所述第二子信号线电连接；所述第一调节输出端、所述第二调节输出端、所述第三导线、所述第四导线与所述第一组信号线同层布置。
10.在本公开的一种示例性实施例中，所述第二放大电路模块包括输入单元、锁存单元和第二复位单元；所述输入单元与所述第一组信号线连接。
11.在本公开的一种示例性实施例中，所述输入单元包括第三n型晶体管和第四n型晶体管；所述锁存单元包括第三p型晶体管、第四p型晶体管、第五n型晶体管、第六n型晶体管。
12.在本公开的一种示例性实施例中，所述锁存单元内部通过第一引线和第二引线相连，其中，所述第三p型晶体管的漏极端子、所述第五n型晶体管的漏极端子、所述第四p型晶体管的栅极端子、所述第六n型晶体管的栅极端子通过所述第一引线相连；所述第三p型晶体管的栅极端子、所述第五n型晶体管的栅极端子、所述第四p型晶体管的漏极端子、所述第六n型晶体管的漏极端子通过所述第二引线相连。
13.在本公开的一种示例性实施例中，所述第一引线和所述第二引线与所述第一组信号线位于不同层，所述第一引线和所述第二引线均包括第一导电部和第二导电部，所述第一导电部位于金属层，所述第二导电部位于过孔中，所述第二导电部用于连接所述栅极端子、所述漏极端子和所述第一导电部。
14.在本公开的一种示例性实施例中，所述第一放大电路模块、所述第二放大电路模块以及所述均衡决策电路模块沿第一轴布置，所述第一p型晶体管和第二p型晶体管沿第二轴对称布置，所述第一n型晶体管和第二n型晶体管沿所述第二轴对称布置，所述第一判决反馈单元和第二判决反馈单元沿所述第二轴对称布置，第三n型晶体管和所述第四n型晶体管沿所述第二轴对称布置，所述第三p型晶体管和第四p型晶体管沿所述第二轴对称布置，所述第五n型晶体管和所述第六n型晶体管沿所述第二轴对称布置，所述第二轴与所述第一轴垂直。
15.在本公开的一种示例性实施例中，所述第三p型晶体管和所述第五n型晶体管沿所述第二轴对称布置，所述第一p型晶体管和所述第三n型晶体管沿所述第二轴对称布置，所述第一判决反馈单元和所述第一n型晶体管沿所述第二轴对称布置，所述第四p型晶体管和所述第六n型晶体管沿所述第二轴对称布置，所述第二p型晶体管和所述第四n型晶体管沿所述第二轴对称布置，所述第二判决反馈单元和所述第二n型晶体管沿所述第二轴对称布置。
16.在本公开的一种示例性实施例中，所述第二复位单元包括复位晶体管，所述复位晶体管的第一端连接所述第三n型晶体管的漏极和所述第五n型晶体管的源极，所述复位晶体管的第二端连接所述第四n型晶体管的漏极和所述第六n型晶体管的源极，所述复位晶体
管的控制端用于接收复位信号。
17.在本公开的一种示例性实施例中，所述第二放大电路模块还包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接所述第一引线，所述第二输出晶体管连接所述第二引线。
18.在本公开的一种示例性实施例中，所述第一放大电路模块、所述所述第二放大电路模块以及所述均衡决策电路模块沿第一轴设置，所述第一输出晶体管和所述第二输出晶体管沿第二轴对称布置，所述第二轴与所述第一轴垂直。
19.在本公开的一种示例性实施例中，所述第一放大电路模块、所述第二放大电路模块以及所述均衡决策电路模块均连接电源模块，所述电源模块、所述第一放大电路模块、所述第二放大电路模块以及所述均衡决策电路模块沿所述第一轴布置。
20.在本公开的一种示例性实施例中，所述电源模块包括电源单元和时钟单元，所述电源单元和所述时钟单元沿所述第一轴布置，所述时钟单元连接所述均衡决策电路模块。
21.本公开实施例通过设置数据缓冲电路中各模块的输出端与连接各模块的输出端的信号线同层布置，可以减小信号线的长度，进而减小信号线的负载，从而优化信号眼图。同时，由于将信号线与各模块的输出端同层设置，无需在金属层布线，可以减小金属层的布线面积，进而减小芯片的整体面积。
22.应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
23.此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
24.图1是本公开示例性实施例中数据缓冲电路的布局结构的结构示意图。
25.图2是本公开一个实施例中第一放大电路模块的示意图。
26.图3是本公开一个实施例中第二组信号线的示意图。
27.图4是本公开一个实施例中均衡决策电路模块的示意图。
28.图5是本公开一个实施例中第二放大电路模块的示意图。
29.图6是本公开另一个实施例中第二放大电路模块的示意图。
30.图7是本公开一个实施例中元件布局的示意图。
31.图8是本公开一个实施例中图7所示元件布局对应的信号线走线俯视示意图。
32.图9是本公开一个实施例中图7所示元件布局对应的信号线走线透视立体示意图。
33.图10是本公开另一个实施例中元件布局的示意图。
34.图11是本技术布局结构与相关技术的布局结构的对比示意图。
具体实施方式
35.现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加
全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施方式中。在下面的描述中，提供许多具体细节从而给出对本公开的实施方式的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而省略所述特定细节中的一个或更多，或者可以采用其它的方法、组元、装置、步骤等。在其它情况下，不详细示出或描述公知技术方案以避免喧宾夺主而使得本公开的各方面变得模糊。
36.此外，附图仅为本公开的示意性图解，图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。附图中所示的一些方框图是功能实体，不一定必须与物理或逻辑上独立的实体相对应。可以采用软件形式来实现这些功能实体，或在一个或多个硬件模块或集成电路中实现这些功能实体，或在不同网络和/或处理器装置和/或微控制器装置中实现这些功能实体。
37.下面结合附图对本公开示例实施方式进行详细说明。
38.图1是本公开示例性实施例中数据缓冲电路的布局结构的结构示意图。
39.参考图1，数据缓冲电路的布局结构100可以包括：
40.第一放大电路模块1、第二放大电路模块2以及均衡决策电路模块3，第一放大电路模块1的输出端与第二放大电路模块2的输入端通过第一组信号线s1连接；均衡决策电路模块3的调节输出端与第一组信号线s1连接，用于调节第一组信号线s1上的电压；第一放大电路模块1的输出端、第二放大电路模块2的输入端、均衡决策电路模块3的调节输出端以及第一组信号线s1同层布置。
41.本公开实施例通过设置数据缓冲电路中各模块的输出端与连接各模块的输出端的信号线同层布置，可以减小信号线的长度，进而减小信号线的负载，从而优化信号眼图。同时，由于将信号线与各模块的输出端同层设置，无需在金属布线层(metel1)布线，可以减小金属布线层的布线面积，进而减小芯片的整体面积。
42.图2是本公开一个实施例中第一放大电路模块的示意图。
43.参考图2，在一个实施例中，第一放大电路模块1包括比较单元11和第一复位单元12，比较单元11通过第二组信号线s2与第一复位单元12连接，第二组信号线s2与第一组信号线s1同层布置。
44.将第一放大电路模块1内部将比较单元11、第一复位单元12、连接二者的第二组信号线s2同层布置，可以降低减小第一放大电路模块1的内部走线长度，降低模块内部的信号线负载，减小第一放大电路模块1在金属层的布线，进而减小第一放大电路模块1的版图布局面积，减小芯片的整体面积。
45.同时，通过将第一放大电路模块1的内部信号信与第一组信号线s1同层布置，可以在减小第一放大电路1的内部信号线负载的同时，减小第一放大电路1与第一组信号线s1之间的连接线长度，进而降低第一组信号线s1的信号线负载。
46.图3是本公开一个实施例中第二组信号线的示意图。
47.参考图3，在一个实施例中，第二组信号线s2包括第一导线s21和第二导线s22。
48.比较单元11包括第一p型晶体管p1和第二p型晶体管p2，第一复位单元12包括第一n型晶体管n1和第二n型晶体管n2，第一p型晶体管p1的漏极端子通过第一导线s21与第一n型晶体管n1的漏极端子电连接，第二p型晶体管p2的漏极端子通过第二导线s22与第二n型
晶体管n2的漏极端子电连接，第一p型晶体管p1的漏极端子、第二p型晶体管p2的漏极端子、第一n型晶体管n1的漏极端子、第二n型晶体管n2漏极端子、第一导线s21和第二导线s22同层布置。
49.在图3所示实施例中，第一p型晶体管p1和第二p型晶体管p2的源极均连接电源模块4，第一n型晶体管n1和第二n型晶体管n2的漏极均连接零电位vss。在本公开的其他实施例中，第一放大电路模块1的内部电路以及第二信号线s2的具体连接也可以有其他形式，本公开不以此为限。
50.图4是本公开一个实施例中均衡决策电路模块的示意图。
51.参考图4，在图3所示实施例的基础上，第一放大电路模块1具有两个输出端，此时，均衡决策电路模块3可以包括第一判决反馈单元31和第二判决反馈单元32、调节输出端33，其中，调节输出端33包括与第一判决反馈单元31的输出相连的第一调节输出端331和与第二判决反馈单元32的输出相连的第二调节输出端332。
52.第一组信号线s2包括第一子信号线s11和第二子信号线s12，第一子信号线s11与第一导线s21连接，第二子信号线s12与第二导线s22连接。第一子信号线s11和第二子信号线s12、第一导线s21和第二导线s22均与第一p型晶体管p1、第二p型晶体管p2、第一n型晶体管n1和第二n型晶体管n2的漏极端子同层设置。
53.第一调节输出端331通过第三导线s31与第一子信号线s11电连接，第二调节输出端332通过第四导线s32与第二子信号线s12电连接，第一调节输出端331、第二调节输出端332、第三导线s31、第四导线s32与第一组信号线s1同层布置。
54.通过将均衡决策电路模块3和第一组信号线s1之间的连线与第一组信号线s2、第二组信号线s2同层布置，可以降低模块之间的连接负载(loading)，同时缩短模块之间的连线，进一步减小芯片的面积。
55.图5是本公开一个实施例中第二放大电路模块的示意图。
56.参考图5，在一个实施例中，第二放大电路模块2包括输入单元21、锁存单元22和第二复位单元23，输入单元21与第一组信号线s1连接。
57.其中，输入单元21包括第三n型晶体管n3和第四n型晶体管n4，锁存单元22包括第三p型晶体管p3、第四p型晶体管p4、第五n型晶体管n5、第六n型晶体管n6。
58.锁存单元22内部通过第一引线a1和第二引线a2相连，其中，第三p型晶体管p3的漏极端子、第五n型晶体管n5的漏极端子、第四p型晶体管p4的栅极端子、第六n型晶体管n6的栅极端子通过第一引线a1相连；第三p型晶体管p3的栅极端子、第五n型晶体管n5的栅极端子、第四p型晶体管p4的漏极端子、第六n型晶体管n6的漏极端子通过第二引线a2相连。
59.第一引线a1和第二引线a2又称为大信号线，用于传输功率较大的数据输出信号。
60.图6是本公开另一个实施例中第二放大电路模块的示意图。
61.参考图6，在一个实施例中，第二放大电路模块2还包括第一输出晶体管out和第二输出晶体管outn，第一输出晶体管out连接第一引线a1，第二输出晶体管outn连接第二引线a2。其中，第一输出晶体管out作为数据缓冲电路的第一输出端，用于输出数据信号；第一输出晶体管out作为数据缓冲电路的第二输出端，用于输出数据信号的反相信号。
62.第三n型晶体管n3的栅极连接第一子信号线s11，第四n型晶体管n4的栅极连接第二子信号线s12。
63.第二复位单元23可以包括复位晶体管m，复位晶体管m的第一端连接第三n型晶体管n3的漏极和第五n型晶体管n5的源极，复位晶体管m的第二端连接第四n型晶体管n4的漏极和第六n型晶体管n6的源极，复位晶体管m的控制端用于接收复位信号reset。
64.图7是本公开一个实施例中元件布局的示意图。
65.图7所示元件布局可以对应图6所示实施例。
66.参考图7，在本公开实施例中，比较单元11中的第一p型晶体管p1和第二p型晶体管p2沿第二轴(y轴)对称布置，第一复位单元12中的第一n型晶体管n1和第二n型晶体管n2沿第二轴对称布置，均衡决策电路模块3中的第一判决反馈单元331和第二判决反馈单元332沿第二轴对称布置，输入单元21中的第三n型晶体管n3和第四n型晶体管n4沿第二轴对称布置，锁存单元22中的第三p型晶体管p3和第四p型晶体管p4沿第二轴对称布置，第五n型晶体管n5和第六n型晶体管n6沿第二轴对称布置，第二轴(y轴)与第一轴(x轴)垂直。
67.进一步地，在图7所示实施例中，第一放大电路模块1、第二放大电路模块2以及均衡决策电路模块3的各元件沿第一轴(x轴)分为平行的两排布置，其中，在第一轴方向上，可以设置第三p型晶体管p3和第五n型晶体管n5沿第一轴对称布置，第一p型晶体管p1和第三n型晶体管n3沿第一轴对称布置，第一判决反馈单元331和第一n型晶体管n1沿第一轴对称布置，第四p型晶体管p4和第六n型晶体管n6沿第一轴对称布置，第二p型晶体管p2和第四n型晶体管n4沿第一轴对称布置，第二判决反馈单元332和第二n型晶体管n2沿第一轴对称布置。
68.第一输出晶体管out和第二输出晶体管outn沿第一轴(x轴)对称布置。将第一输出晶体管out和第二输出晶体管outn设置在对称轴上，并且使锁存模块23对应的四个晶体管(第三p型晶体管p3、第四p型晶体管p4、第五n型晶体管n5、第六n型晶体管n6)靠近对称轴(y轴)放置，可以缩短第一引线a1和第二引线a2的长度，降低大信号线的负载。
69.在图7所示实施例中，按照元件之间的连接关系进行集中布局和对称布局，而不是按照元件所属的功能模块进行集中布局，可以使具有直接连接关系的元件/功能子单元之间靠近放置，进而为同层布线的实现提供条件。
70.图7所示实施例中的对称关系仅为示例，在实际应用中，本领域技术人员可以根据实际使用的元件种类、元件数量、元件占用的版图面积大小调整对称关系和元件之间的相对位置，只要能够与图7所示实施例一样，实现具有直接连接关系的元件/功能单元集中布置即可。
71.图8是本公开一个实施例中图7所示元件布局对应的信号线走线俯视示意图。
72.参考图8，当数据缓冲电路中的各元件按照图7所示沿y轴对称布局时，共同连接第一子信号线s11的第一n型晶体管n1、第一p型晶体管p1、第一判决反馈单元331、第三n型晶体管n3、第五n型晶体管n5、第三p型晶体管p3集中布置，第一子信号线s11可以设置在它们之间，用较短的距离实现对多个元件/功能单元的连接。
73.同理，共同连接第二子信号线s12的第二n型晶体管n2、第二p型晶体管p2、第二判决反馈单元332、第四n型晶体管n4、第六n型晶体管n6、第四p型晶体管p4集中布置，第二子信号线s12可以设置在它们之间，用较短的距离实现对多个元件/功能单元的连接。
74.各元件之间的信号线，例如第一导线和第三导线与第一子信号线s11之间的距离、第二导线和第四导线与第二子信号线s12的距离也可以降低。
75.而第三p型晶体管p3、第四p型晶体管p4、第五n型晶体管n5、第六n型晶体管n6、第一输出晶体管out、第二输出晶体管outn集中布置，可以使第一引线a1、第二引线a2短直，即使穿层设置，也不会具有大的负载(loading)。
76.图9是本公开一个实施例中图7所示元件布局对应的信号线走线透视立体示意图。图9用于展示第一子信号线s11和第二子信号线s12在垂直纸面方向的延伸和连接关系。
77.参考图9，对照图7和图8，在一个实施例中，第一子信号线s11、第二子信号线s12与第一n型晶体管n1、第一p型晶体管p1、第一判决反馈单元331、第三n型晶体管n3、第五n型晶体管n5、第三p型晶体管p3、第二n型晶体管n2、第二p型晶体管p2、第二判决反馈单元332、第四n型晶体管n4、第六n型晶体管n6、第四p型晶体管p4的各端子均位于同一层即第一金属层91(metal0层)，无需穿层，极大减小了信号线长度，降低了信号线负载。其中，第一金属层91上形成有第一绝缘层92，第一绝缘层92用于隔离不同金属层。
78.第一引线a1和第二引线a2与第一组信号线s1位于不同层，第一引线a1和第二引线a2均包括第一导电部a11、a21和第二导电部a12、a22，第一导电部a11、a21位于第二金属层94，第二导电部a12、a22位于过孔中，过孔形成于第一绝缘层92中。第二导电部a12、a22用于连接各晶体管的栅极端子、漏极端子和第一导电部a11、a21。其中，第二金属层94上形成有第二绝缘层93，用以为第二金属层94提供隔离结构。
79.在图9所示实施例中，各晶体管通过mos结构来示意，每个mos结构包括三个端子，分别是源极端子、栅极端子、漏极端子，栅极端子位于中间。三个端子均位于第一金属层91(metal0)层。图9仅为立体透视示意图，并非用于限制各层之间的实际的空间关系，例如第一子信号线s11、第二子信号线s12并非高于各晶体管的端子，而是与各端子位于第一金属层91的同一水平面，其他层同理。
80.第一子信号线s11、第二子信号线s12位于第一金属层91(metal0)层，电阻电容参数(rc)较小，在lpddr5的6400m传输速率的情况下依然可以满足信号质量要求。为了清楚表示本技术的技术效果，图9中的第一子信号线s11、第二子信号线s12没有按照直线剖面图来示意，可以想象该剖面图是在俯视图上沿折线切开，再从侧方位看过去的视角。
81.此外，为了在同一张图上清楚表示第一子信号线s11、第二子信号线s12的结构，图9中的mos晶体管的位置仅为示意，图9中的mos并不与图7中的各晶体管一一对应，仅集中布局位置对应，如图9中大括号括出的mos晶体管的对应范围。
82.由图9可以看出，第一引线a1、第二引线a2位于常规进行布线的金属层metal1层。由于第一引线a1、第二引线a2的交错连接，无法实现同层布线。
83.图10是本公开另一个实施例中元件布局的示意图。
84.参考图10，在本公开的一个实施例中，第一放大电路模块1、第二放大电路模块2以及均衡决策电路模块3均连接电源模块4，电源模块4、第一放大电路模块1、第二放大电路模块2以及均衡决策电路模块3沿第一轴(x轴)布置。
85.电源模块4包括电源单元41和时钟单元42，电源单元41和时钟单元42沿第一轴布置，时钟单元连接均衡决策电路模块3。
86.图11是本技术布局结构与相关技术的布局结构的对比示意图。
87.参考图11，在ddr4中，与图6相同的电路对应的布局结构1100如图所示，比较单元11的两个晶体管p1、p2被设置在一起沿x轴对称，均衡决策电路模块3的两个功能单元331、
332被设置在一起沿x轴对称，复位单元12的两个晶体管n1、n2被设置在一起沿x轴对称，输入单元21的两个晶体管n3、n4被设置在一起沿x轴对称，锁存单元22的四个晶体管n5、n6、p3、p4被设置在一起，沿x轴对称。第一输出晶体管out和第二输出晶体管outn和时钟单元42被单独设置。
88.从图11所示对比图可以看出，在俯视视角上，本公开实施例所示的布局结构1000整体占用面积更小，而且，各连接相同子信号线的晶体管被集中布局，使得子信号线s11、s12可以与其有直接连接关系的多个晶体管同层布局，极大缩短了信号线长度，提高了信号质量。
89.经过眼图验证测试，布局结构1000中的输出信号的眼图宽度明显大于布局结构1100中的输出信号的眼图宽度。
90.本公开实施例通过设置数据缓冲电路中各模块的输出端与连接各模块的输出端的信号线同层布置，可以减小信号线的长度，进而减小信号线的负载，从而优化信号眼图。同时，由于将信号线与各模块的输出端同层设置，无需在金属层布线，可以减小金属层的布线面积，进而减小芯片的整体面积。
91.应当注意，尽管在上文详细描述中提及了用于动作执行的设备的若干模块或者单元，但是这种划分并非强制性的。实际上，根据本公开的实施方式，上文描述的两个或更多模块或者单元的特征和功能可以在一个模块或者单元中具体化。反之，上文描述的一个模块或者单元的特征和功能可以进一步划分为由多个模块或者单元来具体化。
92.本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其它实施方案。本技术旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和构思由权利要求指出。

技术特征：

1.一种数据缓冲电路的布局结构，所述数据缓冲电路包括第一放大电路模块、第二放大电路模块以及均衡决策电路模块；所述第一放大电路模块的输出端与所述第二放大电路模块的输入端通过第一组信号线连接；所述均衡决策电路模块的调节输出端与所述第一组信号线连接，用于调节所述第一组信号线上的电压；其特征在于，所述第一放大电路模块的所述输出端、所述第二放大电路模块的所述输入端、所述均衡决策电路模块的所述调节输出端以及所述第一组信号线同层布置。2.如权利要求1所述的数据缓冲电路的布局结构，其特征在于，所述第一放大电路模块包括比较单元和第一复位单元，所述比较单元通过第二组信号线与所述第一复位单元连接；所述第二组信号线与所述第一组信号线同层布置。3.如权利要求2所述的数据缓冲电路的布局结构，其特征在于，所述第二组信号线包括第一导线和第二导线；所述比较单元包括第一p型晶体管和第二p型晶体管；所述第一复位单元包括第一n型晶体管和第二n型晶体管；所述第一p型晶体管的漏极端子通过第一导线与所述第一n型晶体管的漏极端子电连接；所述第二p型晶体管的漏极端子通过第二导线与所述第二n型晶体管的漏极端子电连接；所述第一p型晶体管的漏极端子、所述第二p型晶体管的漏极端子、所述第一n型晶体管的漏极端子、所述第二n型晶体管漏极端子、所述第一导线和所述第二导线同层布置。4.如权利要求3所述的数据缓冲电路的布局结构，其特征在于，所述均衡决策电路模块包括第一判决反馈单元和第二判决反馈单元；所述调节输出端包括与第一判决反馈单元的输出相连的第一调节输出端和与所述第二判决反馈单元的输出相连的第二调节输出端；所述第一组信号线包括第一子信号线和第二子信号线，所述第一子信号线与所述第一导线连接，所述第二子信号线与所述第二导线连接；所述第一调节输出端通过第三导线与所述第一子信号线电连接，所述第二调节输出端通过第四导线与所述第二子信号线电连接；所述第一调节输出端、所述第二调节输出端、所述第三导线、所述第四导线与所述第一组信号线同层布置。5.如权利要求4所述的数据缓冲电路的布局结构，其特征在于，所述第二放大电路模块包括输入单元、锁存单元和第二复位单元；所述输入单元与所述第一组信号线连接。6.如权利要求5所述的数据缓冲电路的布局结构，其特征在于，所述输入单元包括第三n型晶体管和第四n型晶体管；所述锁存单元包括第三p型晶体管、第四p型晶体管、第五n型晶体管、第六n型晶体管。7.如权利要求6所述的数据缓冲电路的布局结构，其特征在于，所述锁存单元内部通过第一引线和第二引线相连，其中，所述第三p型晶体管的漏极端子、所述第五n型晶体管的漏极端子、所述第四p型晶体管的栅极端子、所述第六n型晶体管的栅极端子通过所述第一引线相连；所述第三p型晶体管的栅极端子、所述第五n型晶体管的栅极端子、所述第四p型晶体管的漏极端子、所述第六n型晶体管的漏极端子通过所述第二引线相连。8.如权利要求7所述的数据缓冲电路的布局结构，其特征在于，所述第一引线和所述第
二引线与所述第一组信号线位于不同层，所述第一引线和所述第二引线均包括第一导电部和第二导电部，所述第一导电部位于金属层，所述第二导电部位于过孔中，所述第二导电部用于连接所述栅极端子、所述漏极端子和所述第一导电部。9.如权利要求6所述的数据缓冲电路的布局结构，其特征在于，所述第一放大电路模块、所述第二放大电路模块以及所述均衡决策电路模块沿第一轴布置，所述第一p型晶体管和第二p型晶体管沿第二轴对称布置，所述第一n型晶体管和第二n型晶体管沿所述第二轴对称布置，所述第一判决反馈单元和第二判决反馈单元沿所述第二轴对称布置，第三n型晶体管和所述第四n型晶体管沿所述第二轴对称布置，所述第三p型晶体管和第四p型晶体管沿所述第二轴对称布置，所述第五n型晶体管和所述第六n型晶体管沿所述第二轴对称布置，所述第二轴与所述第一轴垂直。10.如权利要求9所述的数据缓冲电路的布局结构，其特征在于，所述第三p型晶体管和所述第五n型晶体管沿所述第二轴对称布置，所述第一p型晶体管和所述第三n型晶体管沿所述第二轴对称布置，所述第一判决反馈单元和所述第一n型晶体管沿所述第二轴对称布置，所述第四p型晶体管和所述第六n型晶体管沿所述第二轴对称布置，所述第二p型晶体管和所述第四n型晶体管沿所述第二轴对称布置，所述第二判决反馈单元和所述第二n型晶体管沿所述第二轴对称布置。11.如权利要求6所述的数据缓冲电路的布局结构，其特征在于，所述第二复位单元包括复位晶体管，所述复位晶体管的第一端连接所述第三n型晶体管的漏极和所述第五n型晶体管的源极，所述复位晶体管的第二端连接所述第四n型晶体管的漏极和所述第六n型晶体管的源极，所述复位晶体管的控制端用于接收复位信号。12.如权利要求7所述的数据缓冲电路的布局结构，其特征在于，所述第二放大电路模块还包括第一输出晶体管和第二输出晶体管，所述第一输出晶体管连接所述第一引线，所述第二输出晶体管连接所述第二引线。13.如权利要求12所述的数据缓冲电路的布局结构，其特征在于，所述第一放大电路模块、所述所述第二放大电路模块以及所述均衡决策电路模块沿第一轴设置，所述第一输出晶体管和所述第二输出晶体管沿第二轴对称布置，所述第二轴与所述第一轴垂直。14.如权利要求9所述的数据缓冲电路的布局结构，其特征在于，所述第一放大电路模块、所述第二放大电路模块以及所述均衡决策电路模块均连接电源模块，所述电源模块、所述第一放大电路模块、所述第二放大电路模块以及所述均衡决策电路模块沿所述第一轴布置。15.如权利要求11所述的数据缓冲电路的布局结构，其特征在于，所述电源模块包括电源单元和时钟单元，所述电源单元和所述时钟单元沿所述第一轴布置，所述时钟单元连接所述均衡决策电路模块。

技术总结

本公开提供一种数据缓冲电路的布局结构，数据缓冲电路包括第一放大电路模块、第二放大电路模块以及均衡决策电路模块；第一放大电路模块的输出端与第二放大电路模块的输入端通过第一组信号线连接；均衡决策电路模块的调节输出端与第一组信号线连接，用于调节第一组信号线上的电压；第一放大电路模块的输出端、第二放大电路模块的输入端、均衡决策电路模块的调节输出端以及第一组信号线同层布置。本公开实施例可以降低小信号线的信号线负载。实施例可以降低小信号线的信号线负载。实施例可以降低小信号线的信号线负载。