首页 > 专利信息

非易失性存储器装置及操作非易失性存储器的方法与流程

gate，ssg)，其用于将对应nand串及全域位线连接或断开。此外，nand串可包含下部选择开关，也称为接地选择栅极(ground select gate，gsg)，其用于将对应nand串及源极偏压线(例如共同源极线或地面)连接或断开。用于读取设置操作的偏压配置可通过关闭上部选择开关、关闭下部选择开关或关闭上部选择开关及下部选择开关两者而将自存储单元至感测放大器电路的电流断开。
13.此外，在一些实施例中，位线选择开关被设置于全域位线与感测放大器电路之间。用于读取设置操作的偏压配置可通过关闭位线选择开关而将自存储单元至感测放大器电路的电流断开。
14.读取设置操作可包括将无电流读取设置偏压同时施加至与感测放大器电路断开的多个区块中的被选定区块内的多个存储单元。所叙述的用于通过多个区块中的区块的逻辑可将读取设置操作施加于多个区块。多个区块中的区块可分别包含多个子区块，其中多个子区块内子区块经配置以回应于对应子区块串选择线而被启动以用于连接至全域位线集合以用于存储器操作，且子区块包括多个nand串。读取设置操作可包含通过被选定区块内的子区块以将读取设置偏压同时施加至被选定区块内的个别子区块的多个存储单元，所述读取设置操作包含连接至单一全域位线的多于一个nand串同时接收设置偏压的实施例。出于此描述的目的，“同时”意味偏压配置在时间上至少部分地重叠，使得所有同时的偏压配置消耗电流以增加存储器阵列的组合电流消耗。
15.实施例可包含维护识别过时区块的区块状态表，且读取设置操作可施加于区块状态表中所识别的过时区块。替代地，可依序或以系统性顺序作为背景操作或以其他方式独立于寻址区块的读取命令而通过阵列中的区块，以维持存储单元的就绪以用于后续读取操作。
16.所述的一种操作非易失性存储器的方法，包含在读取设置操作期间阻断存储单元与感测放大器电路之间的电流。
17.方法可部署于非易失性存储器中，其中多个存储单元区块中的每一区块具有多个子区块，每一子区块包含区块的nand串集合的不同子集，每一子区块中的nand串的不同子集可操作地连接至各别相应的子区块串选择线，栅极电压通过所述子区块串选择线施加至子区块的不同子集中的nand串的串选择栅极。读取设置偏压操作可同时施加于单个区块中的多于一个子区块。
18.在审阅附图、详细描述以及权利要求范围之后可见本发明的其他实施例及优势。
附图说明
19.图1为具有区块及子区块架构的3d立式nand结构的透视图。
20.图2a为可使用图1的架构来实施的nand快闪存储单元的区块的电路示意图。
21.图2b为使用nor快闪存储单元的区块架构来实施的电路示意图。
22.图3a为可用于如本文中所描述的装置中的感测放大器及位线偏压电路的简化示意图。
23.图3b为示出一些实施例中的涉及读取设置偏压的存储器装置的简化框图。
24.图4为根据本文中所描述的实施例的存储器平面的分段的框图。
25.图5为根据本文中所描述的实施例的包含多个平面的存储器阵列的分段的框图。
26.图6a为nand串中的存储单元通道中的电子分布的图示，其中在反转区附近存在电子浓度。
27.图6b为nand串中的存储单元通道中的电子分布的图示，其中电子已沿着晶界迁移远离反转区。
28.图7为用于本文中所描述的实施例的正常读取设置偏压配置的时序图。
29.图8为用于本文中所描述的实施例的允许使用电流的读取设置偏压配置的时序图。
30.图9为在电流阻断的情况下的读取设置偏压配置的第一实施例的时序图。
31.图10为在电流阻断的情况下的读取设置偏压配置的第二实施例的时序图。
32.图11为在电流阻断的情况下的读取设置偏压配置的第三实施例的时序图。
33.图12为如本文中所描述的存储器系统的框图。
34.图13为如本文中所描述的读取设置操作的流程图。
35.图14为具有针对过时区块的读取设置操作的读取操作的流程图。附图标记说明
36.10：基底
37.11：字线层
38.12：串选择线
39.13：下部选择线
40.15、17：支柱
41.18：共同源极导体
42.20：全域位线导体
43.21：第一叠层
44.22：第二叠层
45.24：覆盖导体
46.201：虚线
47.202：子区块串选择栅极
48.203、1266、bl：位线
49.318、321、327、336：晶体管
50.319：线
51.320、412、mbl、mbl0、mbli、mbln：全域位线
52.322：blc1线
53.323：连接节点
54.332：感测节点
55.335：传输晶体管
56.337：电容器
57.338：感测信号节点
58.339：感测晶体管
59.350：存储器阵列
60.355：位线选择晶体管
61.351：x译码器及驱动器
62.352：x路径电力电路
63.360：感测放大器
64.361：页缓冲器
65.400：平面
66.405：感测放大器及位线偏压电路
67.410、411、413、414：串选择线及字线驱动器
68.500：存储器
69.601：多晶硅通道
70.610、611：存储单元栅极
71.620、621：电子
72.1202：主机
73.1208：快闪存储器装置
74.1214、1216、1244：链路
75.1218：输入/输出电路
76.1226：总线系统
77.1228：快取电路
78.1234：控制电路
79.1235、1351：状态暂存器
80.1238：页缓冲器电路
81.1245、1246、1265：箭头
82.1248：位线驱动器电路
83.1264：区块
84.1276a：字线译码器
85.1276b：字线驱动器电路/支持电路
86.1277、wl0、wl1、wl30、wl31、wln、wln-1、wln-2、wln-3、wln+k、wl m、wl n：字线
87.1278：存储器阵列
88.1278a：ssl/gsl译码器
89.1278b：ssl/gsl驱动器电路
90.1279：ssl及gsl线
91.1300、1301、1302、1303、1304、1305、1310、1311、1312、1313、1314、1315、1400、1401、1402、1403、1404、1405：步骤
92.1350、1450：区块状态表
93.1451：设置偏压参数
94.blc3：控制信号
95.blc4：信号
96.bls：位线选择信号
97.bsl：位线选择线
98.csl：共同源极线
99.dwlg：下部虚拟字线
100.dwls：上部虚拟字线层
101.gsg：接地选择栅极
102.gsl：下部选择栅极层
103.ssg：串选择栅极
104.ssl、ssl0、ssl1、ssln：串选择线
105.t0、t1、t2、t3、t4、t5、t6：时间
106.vbl、vcsl、vss：电压
107.vdd、vss：电压电平
108.vgw2：偏压电压
109.vpassr：传送电压电平
110.vt：阈值电压
111.x：方向
112.y：方向
113.z：方向
具体实施方式
114.参考图1至图14提供本发明的实施例的详细描述。
115.图1为包含多个立式的nand串中的存储单元的多个区块及子区块的3d半导体装置的透视图。所述3d半导体装置包括字线层11的多层叠层，其配置为字线层11的第一叠层21及字线层11的第二叠层22，每一字线层平行于基底10；且如此图中所标记的在z方向上正交定向于基底10的多个支柱(例如，15、17)延伸经过字线层11的对应叠层。支柱包括提供位于nand串配置中的支柱与字线之间的交叉点处的多个串联连接的存储单元的通道的各别半导体主体，所述通道可为小于10纳米厚的薄膜通道。如此图中所标记，多个串选择线(string select lines，ssl)12在y方向上平行于基底定向且位于字线层11上方。在此实例中，存储单元的第一区块及第二区块分别形成于第一叠层21及第二叠层22中，每一区块耦接至nand串的不同集合。串选择线12中的每一串选择线与对应区块中的支柱集合的个别不同子集(例如，一或多个列)相交，其中对应区块中的存储单元的每一子区块形成于耦接至个别串选择线的支柱的子集中。
116.此结构也包含多个平行全域位线导体20，如此图中所标记，所述全域位线导体20在平行于在x方向上延伸的基底10的层中，且在串选择在线方。全域位线导体20中的每一全域位线导体跨越多个区块与阵列中的支柱的个别行叠加，每一行在每一串选择线的支柱的每一子集中包含一个支柱。此外，字线层11在此实例中连接至覆盖导体(例如，24)以用于电性连接至字线译码器及驱动器。
117.支柱及串选择线的每一交叉点界定支柱的上部选择开关以用于连接至对应位线。支柱中的每一支柱延伸至位线导体中的一位线导体且通过支柱的上部选择开关耦接至位线导体中的一位线导体。
118.下部选择线13与支柱交叉以于字线层11之下形成下部选择开关而耦接支柱至一或多个源极线，例如共同源极导体18。共同源极导体18可通过区块之间的立式连接或以其他方式连接至偏压电路。
119.图1的结构为包含多个存储单元区块及多个位线的非易失性存储器的一个实例，每一区块包含字线的组(也即，图1中的叠层)及具有用于连接至多个位线中的对应位线的串选择栅极的nand串集合，且其中区块的nand串集合中的每一nand串连接至字线的组。此外，所述结构为多个存储单元区块中的每一区块具有多个子区块的存储器的实例，每一子区块包含区块的nand串集合的不同子集。此外，在此实例中，每一子区块中的nand串的不同子集可操作地连接至各别相应的子区块串选择线，栅极电压通过所述子区块串选择线施加至子区块的不同子集中的nand串的串选择栅极。
120.在类似于图1中所示出的结构中，可施加操作以限制随时间推移而改变通道半导体材料的电阻率的影响。举例而言，在一些存储器架构中，当编程存储单元时，通道多晶硅受到应力，使得阈值基于受应力的条件电阻率而被编程设定。为了解决此问题，可施加读取设置偏压以施加应力至待读取的存储单元。在读取设置之后，通道可在时间间隔(例如10分钟左右)内维持受应力的条件。因此，所述存储单元可在不需要另一应力读取偏压的情况下于间隔内被读取。
121.图2a为3d nand装置中的存储单元的区块的示意图，所述3dnand装置可包括多个区块，且其中一区块包含多个子区块。在示意图中，多个全域位线mbl0至全域位线mbln上覆盖以列及行配置的nand串阵列。nand串中的每一者包括在对应位线与参考线(例如共同源极线csl)之间的存储单元(例如电介质电荷捕获存储单元)的串联连接串。在一些实施例中，区块的共同源极线可实施为一或多个参考线且可耦接至偏压电路，通过所述偏压电路将操作电压施加于存储器的各种操作中。
122.举例而言，在3d nand配置中，图2中所示出的区块的nand串集合与图1的支柱相对应。在此实例中，多个nand串中的nand串与字线wl0至字线wln+k的对应叠层耦接，其中在区块中的所有nand串中，每一字线在其层处耦接至存储单元。在字线wln处，字线层中的每一字线层的平面结构由虚线201表示。因此，在区块中的给定字线(例如wln)的层级的区块中的所有存储单元皆耦接至所述给定字线(例如wln)，使得所述存储单元可通过施加至给定字线的电压来启动。
123.此外，nand串中的每一nand串包含对应子区块串选择栅极(例如，202)，其被配置以将nand串连接至多个位线中的特定位线(例如，203)。
124.多个子区块串选择线ssl0至子区块串选择线ssln可操作地耦接至nand串的各别不同子集的串选择栅极，其中nand串的每一子集包含存储单元的区块的子区块，从而将栅极电压施加至子区块串选择栅极。当串选择栅极关闭时，阻断流过不同子集中的nand串中的存储单元的电流。
125.此外，nand串中的每一nand串包含对应下部选择栅极，其被配置以将nand串连接至共同源极线或用于实施此共同源极线的一或多个参考线中的一参考线。在此实例中，下部选择栅极层gsl耦接至区块中的nand串的所有下部选择栅极。在另一实例中，可存在经配置以连接至区块中的下部选择栅极的多个下部选择栅极线。当nand串上的下部选择栅极关闭时，阻断流过nand串中的存储单元的电流。
126.在此实例中，下部虚拟字线dwlg位于下部选择栅极层gsl与最下部字线层wl0之间，且上部虚拟字线层dwls位于串选择线ssl0至串选择线ssln与最上部字线层wln+k之间。
127.在图2a的电路中，为了选择区块中的特定存储单元，子区块通过子区块串选择线
启动，所述子区块串选择线连接被选定子区块中的每一nand串至多个位线中的个别位线，且选择字线层在被选定子区块中的每一nand串上的被选定字线层级处选择一个存储单元。被选定存储单元通过选择与被选定存储单元所在的nand串相对应的一个位线来启动。此配置使得能够经由其对应的位线及字线层并行地启动多个存储单元，所述存储单元为被选定子区块的nand串中的每一nand串的一个存储单元。
128.如本文中所使用，“启动”意谓施加特定偏压以便对所连接的存储单元或开关产生影响。偏压可高或低，取决于操作及存储器设计。出于此描述的目的，术语“充电”是指将节点驱动至较高电压及将节点驱动至较低电压两者，在一些实施例中较低电压包含接地及负电压。
129.如本文中所描述的nand区块可使用3d nand存储器技术来实施。也可使用2d nand技术进行实施。此外，可使用3d或2d nor技术或其他阵列架构进行实施。
130.图2b为3d nor装置中的存储单元的区块的示意图，所述3d nor装置可包括多个区块，且其中一区块包含多个子区块。在示意图中，多个全域位线gbl0至全域位线gbln上覆盖以列及行配置的nor并联阵列。nor阵列中的每一者包括在对应位线bl与源极线sl之间的存储单元(例如电介质电荷捕获存储单元)的并联连接串。在一些实施例中，区块的源极线可实施为一或多个参考线且可耦接至偏压电路，通过所述偏压电路将操作电压施加于存储器的各种操作中。
131.举例而言，在3d nor配置中，多个nor阵列中的nor并联阵列与位线选择晶体管(blt)对应叠层耦接，每一区域字线(local bl)在其层处耦接至存储单元。因此，在区块中的给定字线(例如wln)的层级的区块中的所有存储单元皆耦接至所述给定字线(例如wln)，使得所述存储单元可通过施加至给定字线的电压来启动。
132.多个子区块区域位选择线sgl0至子区块区域位选择线sgln可操作地耦接至nor阵列的各别不同子集的nor阵列区域位选择栅极，其中nor阵列的每一子集包含存储单元的区块的子区块，从而将栅极电压施加至子区块区域位线选择栅极(blt)。当区域位选择栅极关闭时，阻断流过不同子集中的nor阵列中的存储单元的电流。
133.此外，nor阵列中的每一者包含对应源极控制栅极(source control gate)，其被配置以将nor阵列连接至源极线或用于实施此源极线的一或多个参考线中的一参考线。在此实例中，源极控制开关(sl control switch)耦接至区块中的nor阵列的所有源极控制栅极。在另一实例中，可存在经配置以连接至区块中的源极控制栅极的多个源极控制栅极线。当nor阵列上的源极控制栅极受到源极控制开关控制而关闭时，阻断流过nor阵列中的存储单元的电流。
134.在另一实施例中，存储单元以nor架构配置，所述nor架构具有由区域位线选择栅极(blt)连接至全域位线gbl，且其中给定区域位在线的存储单元以并联形式连接在区域位线与源极侧端子(例如共同源极线)之间。感测放大器也可具有不同实施，包含例如包括用于将来自被选定存储单元的全域位线电流或电压与参考电压进行比较的比较器的存储单元。在nor架构实施例中，可通过断开全域位线与感测放大器之间的行选择晶体管来致能或阻止电流通过，或在读取设置偏压操作期间断开源极侧端子与感测放大器之间的电流路径中的任何其他晶体管。
135.图3a为描绘在一些情况下用于nand存储器的配置中的感测放大器电路的存储器
的简化图示。存储器包含存储器阵列350。经过存储器阵列350中的存储单元的电流自共同源极线csl经过存储单元到达全域位线mbl。全域位线mbl上的电流经过被配置为开关的位线选择晶体管355到达感测放大器(sense amplifier，sa)360，所述感测放大器360的输出施加至页缓冲器(page buffer，pb)361。位线选择晶体管355可为行译码电路的部分。位线选择晶体管355通过位线选择线bsl上的信号接通及关闭。在一些实例中，在对存储器的给定存取中，通过x译码器及驱动器351选择字线以及串选择线及接地选择线。在一些实例中，通过x路径电力电路352为x-路径电路提供电力及偏压电压，所述x-路径电路包含字线以及串选择线及接地选择线。当给定全域位线的位线选择晶体管关闭时，阻断经过存储器中的给定全域位在线的存储单元的电流。
136.图3b示出可用于将偏压电压施加至多个位线中的每一位线的感测放大器及位线偏压电路的结构的更详细的示意图。针对耦接至阵列的被选定区块的每一全域位线可存在一个感测放大器及位线偏压电路。
137.图3b中的电路连接至全域位线320。位线选择晶体管318具有连接至全域位线320及第二源极/漏极端子的第一源极/漏极端子。位线选择晶体管318的栅极连接至线319上的位线选择信号bls。如上文所论述，每一nand串包含由上部串选择线ssl控制的上部选择栅极及由下部串选择线gsl控制的下部选择栅极。
138.位线钳位晶体管321具有连接至晶体管318的第二源极/漏极端子的第一源极/漏极端子及连接至连接节点323的第二源极/漏极端子。位线钳位晶体管321具有连接至blc1线322的栅极，偏压电压在所述blc1线322处由电路(未示出)施加，以在预充电操作及其他操作期间控制全域位线mbl的电压电平。提供晶体管327以用于将节点323连接至blc2线，偏压电压在所述blc2线处由电路(未示出)施加。传输晶体管335连接在连接节点323与感测节点332之间。
139.传输晶体管335由控制信号blc3控制，所述控制信号blc3控制连接节点323至感测节点332的连接及断开。晶体管336连接在感测节点332与偏压电压vgw2之间且由信号blc4控制。电容器337(电容)自感测节点332耦接至感测信号节点338。感测晶体管339具有连接至感测节点332的栅极、连接至感测信号节点338的第一载流端子以及可连接至页缓冲器的锁存器的提供感测放大器输出的第二载流端子。
140.在读取操作及其他操作期间，晶体管318、晶体管327以及晶体管321可经操作以将被选定位在线的偏压电压电平设定为适合特定操作。
141.当共同源极线csl与感测放大器之间的晶体管中的任一晶体管断开时，阻断经过nand串上的存储单元的电流。
142.本文中所描述的技术亦可应用于以其他配置的存储单元。
143.图4及图5示出根据一个实例的在平面、区块以及子区块层级上的非易失性存储器装置上的存储器阵列的分段，本文中所描述的技术可应用于所述分段。所描述的技术包含施加读取设置操作，所述读取设置操作包括将偏压电压同时施加至多个存储单元以调节多个存储单元以用于后续读取操作。所述调节可调节存储单元，使得电阻率及阈值电压在操作期间较一致。在一些实施例中，调节可维持匹配于或接近于在编程操作期间建立的电阻率及阈值电压的电阻率及阈值电压，如上文所提及。
144.图4示出存储器阵列中的单个平面400的配置。平面400包含多个区块，区块0、区块
1、...、区块b-1以及区块b。区块中的每一者包含多个子区块。因此，区块0包含子区块00至子区块0n，区块1包含子区块10至子区块1n，区块b-1包含子区块(b-1)0至子区块(b-1)n，且区块b包含子区块b0至子区块bn。
145.多个全域位线412(mbls)叠加平面400中的所有区块且供平面400中的所有区块共享。感测放大器及位线偏压电路405(例如，图3)的集合(其可为页缓冲器电路的部分)耦接至多个全域位线412，偏压电压可由此施加至全域位线412以支持读取设置操作。感测放大器及位线偏压电路405的集合供平面中的所有区块共享。区块中的每一区块包含对应的串选择线ssl及字线wl驱动器410、串选择线ssl及字线wl驱动器411、串选择线ssl及字线wl驱动器413、串选择线ssl及字线wl驱动器414，偏压电压可由所述对应的字符串选择线ssl及字线wl驱动器施加以支援读取设置操作。此外，共同源极线驱动器可施加至区块中的每一区块。
146.在一些实施例中，读取设置操作一次仅可施加于给定平面中的一个区块。在其他实施例中，读取设置操作可同时施加于给定平面中的多个区块。在其他实施例中，用于具有数目“n”个子区块的区块的读取设置操作可同时施加于多于一个且少于“n”个子区块。在其他实施例中，读取设置操作可同时施加于平面的一个区块中的一或多个子区块及另一区块中的一或多个子区块。
147.图5示出在此实例中的包含多个平面，平面0、平面1、平面2以及平面3的非易失性存储器芯片500。平面中的每一平面包含不同页缓冲器电路，包含页缓冲器0、页缓冲器1、页缓冲器2以及页缓冲器3。页缓冲器耦接至输入/输出电路(未示出)，从而支持多个平面上高流通量的存储器操作。如所示出，平面中的每一平面包含多个区块。平面0包含区块00、区块01、区块02、区块03...，平面1包含区块10、区块11、区块12、区块13...，平面2包含区块20、区块21、区块22、区块23...，平面3包含区块30、区块31、区块32、区块33...。
148.读取设置操作可施加于单个平面中的一个区块或多个区块，如参考图5所论述。此外，在一些实施例中，读取设置操作可同时施加于一个平面中的一个区块或多个区块及另一平面中的一个区块或多个区块。此外，读取设置操作可同时施加于一个平面的一个区块中的一或多个子区块及另一平面的一个区块中的一或多个子区块。此外，读取设置操作可施加于除了子区块、区块以及平面单元以外的其他读取设置单元以适应特定存储器配置。
149.图6a及图6b示出用于nand串的多晶硅通道601中的电子分布，所述nand串具有沿着所述多晶硅通道601的存储单元栅极(例如，610、611)。在图6a中，电子(例如，620)在nand串中的更靠近存储单元栅极下方的多晶硅通道601表面的所述单元的反转层附近被捕获。在图6b中，闲置状态之后，电子(例如，621)可离开反转层且变成沿着多晶硅通道601的晶界分布。此导致反转层附近的电子浓度更小，由此可导致通道电阻增加，从而在读取操作期间减小单元电流。此具有增大存储单元的阈值的作用。在字线施加偏压电压可有助于防止此移动，或可使电子的移动反向，使得读取电流及阈值在存储器的操作期间更一致。
150.图7提供用于3d nand存储器的读取操作偏压配置作为参考。图8示出读取设置偏压配置的实施例，其中未阻断用于3d nand存储器的电流。图9至图11示出在阻断电流到达3d nand存储器的情况下待施加于读取设置操作中的“无电流”读取设置偏压配置的替代实施例。图8至图11的偏压配置可同时并行地施加至多个存储单元。附图中所指示的电压电平为代表性的。可按给定实施所需使用其他电压电平。在读取设置操作期间所施加的偏压配
置可通过反复试验或模拟基于存储器阵列的存储器结构来判定。一般而言，应设定在读取设置操作期间所施加的偏压配置以便防止因可导致数据损失的量而干扰储存于存储单元中的电荷。一般而言，此类偏压配置将具有在正常读取操作期间施加的电压的数量级的电压。
151.图7至图11为可施加于具有立式nand栅极的电介质电荷捕获的3dnand存储器中的实例，例如本文中参考图1、图2以及图3a所描述。参考图2及图3a的示意图，示出施加于被选定区块的位线mbl、位线选择信号bls、选定串选择线ssl及未选定串选择线ssl、选定字线wl、选定字线方的字线wl n、选定字线下方的字线wl m、选定下部选择栅极线gsl及未选定下部选择栅极线gsl以及共同源极线csl上的电压的时序图。
152.虽然在一些技术中，读取设置操作可通过在瞬时读取操作之前的特定时间段内执行存储单元的正常读取操作来执行，但在本文中所描述的技术中，设置读取操作可施加于以系统性或周期性方式通过单个芯片上的包括一或多个平面的整个存储器阵列。因此，读取设置操作可具有比正常读取更低的漏极侧偏压。此外，读取设置操作可具有比正常读取更低的字线偏压。此外，读取设置偏压操作可具有比正常读取更高的共同源极线偏压。此外，读取设置操作可具有较短字线及全域位线设置时间以加速读取设置操作。
153.在本文所应用的技术中，耦接至单个位线的多个nand串可同时接收读取设置偏压配置。描述在读取设置操作期间阻断自位在线的存储单元到达感测放大器电路的电流的无电流偏压配置。
154.图7为读取设置操作的实例的时序图。可以三个间隔来考虑时序。时间t0与时间t2之间的第一间隔相对应于预充电操作。时间t2与时间t4之间的第二间隔包含读取设置偏压配置。时间t4与时间t6之间的第三间隔相对应于电压恢复操作。
155.在此时序图中，将位线选择信号bls被设定在传输电平偏压处，从而在整个操作中将位线连接至感测放大器电路。所有其他信号线初始设定为例如vss的电压电平。在时间t0与时间t1之间，选定串选择线ssl、未选定串选择线ssl、选定字线方的字线wln、选定字线wl、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl信号线升高至例如vdd电压电平的初始状态，其可例如设置升高电荷泵电压。将csl线设定为用于读取的csl偏压电压，其可为vss或不同电压vcsl。将位线bl设定为与csl相同的电压。在时间t1与时间t2之间，除共同源极线csl及位线之外的所有信号线皆升高至传输电压电平vpassr。
156.在时间t2至时间t4之间的间隔期间施加读取偏压。在时间t2至时间t3的期间，除了在未选定串选择线ssl、选定字线wl以及未选定下部选择栅极线gsl上的电压被维持，其余均放电至恢复电平，可为约vss电平。在时间t3处，维持除选定字线wl(其增大至vread)及全域位线mbl(其增大至vbl)以外的所有电压。在时间t3与时间t4之间的读取偏压期间，若存储单元具有来自共同源极线csl的低阈值状态，则电流经过位线bl上的存储单元到达感测放大器电路。
157.在时间t4与时间t6之间的间隔期间，电压被恢复。在时间t4处，将未选定串选择线ssl、选定字线wl以及未选定下部选择栅极线gsl上的电压升高至类似于vpassr的电平。其他电压则被维持。在时间t5处，在此实例中，选定串选择线ssl、未选定串选择线ssl、选定字线方的字线wl n、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择
栅极线gsl信号在线的电压下降至等于恢复电压电平。将共同源极线csl的电压维持在csl偏压电压，且将位线bl的电压下降至csl偏压。在时间t6之后，所有电压下降至vss电平。
158.图8为读取设置操作的实例的时序图，其中单元电流流动。可以三个间隔来考虑时序。时间t0与时间t2之间的第一间隔相对应于预充电操作。时间t2与时间t4之间的第二间隔包含读取设置偏压配置。时间t4与时间t6之间的第三间隔相对应于电压恢复操作。
159.在此时序图中，将位线选择信号bls被设定在传输电平偏压处，从而在整个操作中将位线连接至感测放大器电路。所有其他信号线初始设定为例如vss的电压电平。在时间t0与时间t1之间，选定串选择线ssl、未选定串选择线ssl、选定字线方的字线wl n、选定字线wl、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl信号线升高至例如vdd电压电平的初始状态，其可例如设置升高电荷泵电压。将csl线设定为用于读取的csl偏压电压，其可为vss或不同电压vcsl。将位线bl设定为与csl相同的电压。在时间t1与时间t2之间，除共同源极线csl及位线之外的所有信号线皆升高至传输电压电平vpassr。
160.在时间t2至时间t4之间的间隔期间施加读取设置偏压。在时间t2至时间t3的期间，除了在未选定串选择线ssl及未选定下部选择栅极线gsl上的电压被维持，其余均放电至恢复电平，可为约vss电平。在时间t3处，除了位线bl以外的所有电压皆被维持，位线电压电平则是增大至vbl。在时间t3与时间t4之间的读取设置偏压配置期间，因为存储单元具有低于来自共同源极线csl的vpassr的阈值状态，故电流经过位线bl上的存储单元到达感测放大器电路。
161.在时间t4与时间t6之间的间隔期间，电压被恢复。在时间t4处，将未选定串选择线ssl及未选定下部选择栅极线gsl上的电压升高至类似于vpassr的电平，其他电压则被维持。在此实例中，在时间t5处，选定串选择线ssl、未选定串选择线ssl、选定字线方的字线wl n、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl信号在线的电压下降至等于恢复电压电平。将共同源极线csl的电压维持在csl偏压电压，且将位线bl的电压下降至csl偏压。在时间t6之后，所有电压下降至vss电平。
162.图9为无电流读取设置操作的第一实例的时序图，其中无单元电流流动。可以三个间隔来考虑时序。时间t0与时间t2之间的第一间隔相对应于预充电操作。时间t2与时间t4之间的第二间隔包含无电流读取设置偏压配置。时间t4与时间t6之间的第三间隔相对应于电压恢复操作。
163.在此时序图中，将位线选择信号bls被设定在传输电平偏压处，从而在整个操作中将位线连接至感测放大器电路。所有其他信号线初始设定为例如vss的电压电平。在时间t0与时间t1之间，选定串选择线ssl、未选定串选择线ssl、选定字线方的字线wl n、选定字线wl、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl信号线升高至例如vdd电压电平的初始状态，其可例如设置升高电荷泵电压。将csl线设定为用于读取的csl偏压电压，其可为vss或不同电压vcsl。将位线bl设定为与csl相同的电压。在时间t1与时间t2之间，除共同源极线csl及位线之外的所有信号线皆升高至传输电压电平vpassr。
164.在时间t2至时间t4之间的间隔期间施加无电流读取设置偏压。在时间t2至时间t3的期间，除了在选定串选择线ssl、未选定串选择线ssl以及未选定下部选择栅极线gsl上的
电压被维持，其余均放电至恢复电平，可为约vss电平。在时间t3处，除了位线bl以外的所有电压皆被维持，位线电压电平则是增大至vbl。因为选定串选择线ssl电压在vss处，故关闭串选择栅极，从而阻断电流到达位线及感测放大器电路。因此，在时间t3与时间t4之间的读取设置偏压期间，即使存储单元具有低于来自共同源极线csl的vpassr的阈值状态，亦无电流经过位线bl上的存储单元到达感测放大器电路。
165.在时间t4与时间t6之间的间隔期间，电压被恢复。在时间t4处，未选定下部选择栅极线gsl上的电压升高至类似于vpassr的电平。其他电压则被维持。在时间t5处，选定字线方的字线wl n、选定字线wl、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl信号在线的电压在此实例中下降至等于恢复电压电平。在此实例中，选定ssl与未选定ssl维持在vss处。将csl电压维持在csl偏压电压处，且将bl电压下降至csl偏压电压。在时间t6之后，所有电压下降至vss电平。
166.图10为“无电流”读取设置操作的第二实例的时序图，其中无单元电流流动。可以三个间隔来考虑时序。时间t0与时间t2之间的第一间隔相对应于预充电操作。时间t2与时间t4之间的第二间隔包含无电流读取设置偏压配置。时间t4与时间t6之间的第三间隔相对应于电压恢复操作。
167.在此时序图中，将位线选择信号bls被设定在传输电平偏压处，从而在整个操作中将位线连接至感测放大器电路。所有其他信号线初始设定为例如vss的电压电平。在时间t0与时间t1之间，选定串选择线ssl、未选定串选择线ssl、选定字线方的字线wl n、选定字线wl、选定字线下方的字线wl m、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl信号线升高至例如vdd电压电平的初始状态，其可例如设置升高电荷泵电压。将csl线设定为用于读取的csl偏压电压，其可为vss或不同电压vcsl。将位线bl设定为与csl相同的电压。在时间t1与时间t2之间，除共同源极线csl及位线之外的所有信号线皆升高至传输电压电平vpassr。
168.在时间t2至时间t4之间的间隔期间施加无电流读取设置偏压。在时间t2至时间t3的期间，维持除均放电至可为约vss的恢复电平的未选定串选择线ssl、选定下部选择栅极线gsl以及未选定下部选择栅极线gsl上的电压以外的电压。在时间t3处，除了位线bl以外的所有电压皆被维持，位线电压电平则是增大至vbl。因为选定gsl电压在vss处，故关闭源极侧选择栅极，从而阻断电流到达位线及感测放大器电路。因此，在时间t3与时间t4之间的读取设置偏压配置期间，即使存储单元具有低于来自共同源极线csl的vpassr的阈值状态，也无电流经过位线bl上的存储单元到达感测放大器电路。
169.在时间t4与时间t6之间的间隔期间，电压被恢复。在时间t4处，未选定串选择线ssl的电压升高至类似于vpassr的电平。其他电压则被维持。在时间t5处，在此实例中，选定字线方的字线wl n、选定字线wl、选定字线下方的字线wlm、选定下部选择栅极线gsl以及未选定下部选择栅极线ssl信号在线的电压下降至等于恢复电压电平。在此实例中，选定下部选择栅极线gsl与未选定下部选择栅极线gsl维持在vss处。将csl电压维持在csl偏压电压，且将bl电压下降至csl偏压电压。在时间t6之后，所有电压下降至vss电平。
170.图11为“无电流”读取设置操作的第二实例的时序图，其中无单元电流流动。可以三个间隔来考虑时序。时间t0与时间t2之间的第一间隔相对应于预充电操作。时间t2与时间t4之间的第二间隔包含无电流读取设置偏压配置。时间t4与时间t6之间的第三间隔相对
应于电压恢复操作。
171.在此时序图中，位线选择信号bls被设定在vss处或设定在关闭位线选择栅极的偏压处，其在整个操作中阻断流过位线与感测放大器电路之间的电流。此外，偏压配置类似于关于图8所描述的偏压配置，此处不再描述。在其他实施例中，偏压配置可类似于图7的读取操作或类似于关于图9及图10所描述的读取设置操作的读取设置操作。
172.在参考图9至图11所描述的所有读取设置偏压配置中，在读取设置偏压期间，控制电路禁止电流经过被选定存储单元、被选定nand串以及被选定子区块到达感测放大器电路。
173.所示出偏压配置施加至图2、图3a以及图3b的电路结构。一般而言，感测放大器电路中自源极侧偏压(例如，csl)至漏极侧偏压的电流路径中的任何开关(例如任何mosfet节点)可被打开以在操作期间阻止电流通过。在一些实施例中，举例而言，利用控制nand串中的虚拟存储单元的虚拟字线来阻止电流流过是有可能的。在一些实施例中可能存在添加至电流路径的专用开关。
174.在一些实施例中，打开电流路径中的至少两个开关以阻止电流流过。因此，电流可通过选自包含以下各方法中的至少两个开关来阻断：1)控制串选择栅极以将nand串与对应位线断开，2)控制源极侧选择栅极以将nand串与源极侧参考线断开，以及3)控制位线选择栅极以将耦接至被选定存储单元的位线与感测放大器电路断开。
175.此外，nand串的通道受到字线电压所建立的电场的应力，以防止电子迁移或反向电子迁移远离存储单元的反转区，且存储单元的电阻率在阵列中的nand区块的操作寿命期间维持在更一致的水平。
176.图12为包含实施于集成电路上的快闪存储器装置1208及主机1202的存储器系统的简图，所述主机1202包含用于发出例如读取命令的命令及具有待编程的地址及数据的编程命令的逻辑。在一些实施例中，主机可发出读取设置命令以对存储器装置1208开始读取设置操作。存储器装置1208可实施于单个集成电路芯片、多芯片模块或被配置以适应特定需要的多个芯片上。
177.在此实例中，存储器装置1208包含在集成电路基底上的包含如上文所描述的多个区块的存储器阵列1278，所述多个区块各自具有多个子区块。存储器阵列1278可为使用二维或三维阵列技术实施的nand快闪存储器。
178.在各种实施例中，存储器装置1208可具有单层单元(single-level cell，slc)，或每个单元储存多于一个位的多层单元(例如，mlc、tlc或xlc)。
179.存储器装置1208包含可为使用具有一或多个平面的三维阵列技术实施的nand快闪存储器的存储器阵列1278，每一平面具有多个区块，且每一区块具有多个子区块。
180.字线译码器1276a经由字线驱动器电路1276b耦接至存储器阵列1278中的多个字线1277。ssl/gsl译码器1278a通过ssl/gsl线1279经由ssl/gsl驱动器电路1278b耦接至阵列中的位线侧(ssl)及共同源极侧(gsl)串选择栅极。页缓冲器电路1238由位线驱动器电路1248耦接至存储器阵列1278中的位线1266。包含位线选择(bls)栅极的行译码器电路可包含以用于将数据自位线驱动器路由至选定位线。页缓冲器电路1238可储存定义用于页编程操作的数据模式的数据页，且可包含用于读取及验证操作的感测电路。
181.存储器阵列的位线可包括全域位线(gbl)及区域位线。位线通常包括较高图案化
层中的金属导体，所述金属导体通过阵列中的多个存储单元区块。全域位线连接至nand串以用于使电流流至位线且流自位线，所述位线又连接至位线驱动器电路1248及页缓冲器电路1238。同样地，字线可包含在字线驱动器中具有对应支持电路1276b的全局字线及局部字线。
182.在感测操作中，来自页缓冲器电路1238的感测数据经由总线系统1226中的第二数据线供应至快取电路1228，其又经由数据路径链路1216耦接至输入/输出电路1218。此外，在此实例中，输入数据在链路1216上施加至快取电路1228，且在总线系统1226上施加至页缓冲器电路1238，以用于支持编程操作。
183.输入/输出电路1218由链路1214(包含i/o衬垫)连接且为数据、地址以及命令提供具有目的地在存储器装置1208(在此实例中包含主机1202)外部的通信路径。输入/输出电路1218由链路1216将通信路径提供至支持存储器操作的快取电路1228。快取电路1228与页缓冲器电路1238进行数据流通信(使用例如总线系统1226)。
184.控制电路1234连接至输入/输出电路1218，且包含命令译码器逻辑、地址计数器、状态机、时序电路以及控制用于存储器阵列1278的各种存储器操作(包含编程、读取以及擦除操作)的其他逻辑电路。控制电路信号是需要分布至存储器装置中的电路，如由箭头1245、箭头1246所示出，以支持电路的操作。在此图示中，控制电路1234可包含地址暂存器及类似者以用于视需要将地址递送至存储器装置1208的组件，包含递送至快取电路1228，且在链路1244上递送至页缓冲器电路1238、字线译码器1276a以及ssl/gsl译码器1278a。
185.在图12中所示出的实例中，控制电路1234包含控制逻辑电路，所述控制逻辑电路包含实施偏压配置状态机或机器的模块，所述模块控制将经由区块1264中的电压供应产生或提供的偏压电压(包含读取设置、读取、擦除、验证以及编程电压(包含预充电电压、传送电压以及如本文中所描述的其他偏压电压))施加至字线驱动器电路1276b及位线驱动器电路1248以用于可选择编程、读取设置以及读取操作的集合。如由箭头1265所表示，将偏压电压视需要施加至存储器装置1208的组件以用于支持操作。
186.如此项技术中已知，控制电路1234可包含使用包含状态机的专用逻辑电路实施的模块。在替代性实施例中，控制电路1234可包含使用通用处理器实施的模块，所述模块可实施于同一集成电路上，其执行计算机程序以控制存储器装置1208的操作。在又其他实施例中，专用逻辑电路及通用处理器的组合可用于实施控制电路1234中的模块。
187.快闪存储器阵列1278可包括浮动栅极存储单元或电介质电荷捕获存储单元，所述存储单元被配置以通过建立对应于所储存电荷的量的多个编程电平而每单元储存多个位，此又建立了存储单元阈值电压vt。所述技术可与每单元单一位快闪存储器一起使用，且与其他每单元多个位及每单元单一位的存储器技术一起使用。在其他实例中，存储单元可包括可编程电阻存储单元、相变存储单元以及其他类型的非易失性性及易失性性存储单元技术。
188.在所示出实例中，主机1202在存储器装置1208上耦接至链路1214以及未示出的其他控制端子，例如芯片选择端子等，且可将命令或指令提供至存储器装置1208。在一些实例中，主机1202可使用串列总线技术、使用共享地址及数据线耦接至存储器装置。主机1202可包括通用处理器、专用处理器、被配置为存储器控制器的处理器或使用存储器装置1208的其他处理器。主机1202的全部或部分可实施于与存储器相同的集成电路上。
189.主机1202可包含基于来自应用程序的请求而储存、撷取以及更新储存于存储器中的数据的一个或多个档案系统。一般而言，主机1202可包含执行存储器管理功能的程序，在一些实施例中，所述存储器管理功能包含用于控制或支持如此处所描述的读取设置操作的功能。其他存储器管理功能可包含例如耗损均衡、不良区块恢复、功率损耗恢复、废料收集、错误校正等。此外，主机1202可包含应用程序、档案系统、快闪转译层程序以及可产生用于储存于存储器中的数据的状态信息(包含发出命令以编程具有待编程地址及数据的数据)的其他组件。
190.在图12中所示出的实例中，存储器装置包含用于储存用于读取操作及读取设置操作的参数的状态暂存器1235的集合。无论是接通还是断开串选择栅极及接地选择栅极、脉冲持续时间等，所述参数皆可定义待施加的电压电平，如参考图7至图11所论述。此外，参数可包含开始平面及区块地址以及待经历特定读取设置操作的大量区块地址(或其他读取设置单元的地址)。参数可包含平面的指示符及平面内的区块以及待同时启动以用于读取设置操作的区块内的子区块。参数中的一些或全部可由读取设置命令提供，且一些或全部可作为配置数据储存于芯片上。
191.存储器装置上的状态机可存取读取设置参数，且执行无电流读取设置操作，所述无电流读取设置操作包含地址产生及施加偏压电压以通过存储器阵列从而维持跨存储器的读取就绪状态。操作可包含开始区块及结束区块。操作可包含一个平面中或多个平面中的区块图案，其可同时经历读取设置操作。操作可被配置以作为背景操作通过阵列或阵列的部分，而无需外部控制。所述操作可被配置以回应于读取设置命令而操作，所述读取设置命令携载读取设置参数且识别待通过读取设置操作而操作的阵列的区段。举例而言，读取设置命令可由主机中的存储器控制器产生，所述存储器控制器例如通过将耗损均衡操作中的冷区块识别为过时区块来监视区块状态，且可发送识别过时区块的命令，或可在存储器阵列空闲或预期空闲的时间间隔期间发送命令。状态机可在存储器装置上设定就绪/忙碌引脚以向在存储器控制器上的控制程序发送信号以用于协调读取设置操作。
192.图13为操作包含以nand串配置的多个存储单元区块的nand存储器的代表性方法的流程图，每一区块包含nand串的不同集合。如上文所描述，每一区块可包含多个子区块，每一子区块包含nand串的不同子集。
193.在图13中，如1300处所指示，读取设置操作开始。操作首先将过时区块识别为读取设定操作的主题(1301)。操作可通过存取区块状态表1350来识别过时区块，所述区块状态表1350将存储器中的区块的状态指示为过时的，此意谓标记所述区块以用于读取设置操作，或就绪意谓可在不需要读取设置操作的情况下读取所述区块。此外，操作可将过时区块识别为在自外部控制器接收的读取设置命令中所携载的参数。若不存在可用于读取设置的过时区块，则算法循环以等待过时区块的指示，或算法可在预定间隔之后终止并重新开始。接着，针对所识别的过时区块，施加无电流读取设置偏压序列(1302)。可回应于储存于状态暂存器1351中的读取设置偏压参数而配置无电流读取设置偏压序列。在将无电流读取设置偏压序列施加至过时区块之后，更新区块状态表1350以指示区块就绪(1303)。接着，操作判定是否存在更多过时区块(1304)。若不存在，则算法在1305处结束。若1304处存在更多过时区块，则算法返回至区块1302以继续将读取设置偏压序列施加至过时区块。
194.管理读取设置操作的控制器亦可执行状态更新操作1310。状态更新操作可监视区
块状态表1350以识别已新设定为就绪的区块(1311)。若识别到新设定就绪区块，则操作开始追踪区块的就绪状态的寿命(1312)。若就绪区块例如通过已设定就绪状态(例如通过已读取或已经历读取设置操作)、寿命长于特定持续时间(例如，10分钟)而变得过时(1313)，则控制器可在区块状态表1350中将就绪区块状态更新为过时(1314)。在更新状态之后，随后关于新就绪状态区块的操作结束。可针对区块状态表中的所有区块并行地执行步骤1310至步骤1315的此循环。在替代系统中，周期性地自就绪状态至过时状态通过及更新系统中的所有区块，使得读取设置操作系统地施加于阵列上，而无需分别监视每一区块的读取状态。在一些实施例中，不需要指示过时区块的区块状态表，而是需要保持在芯片上或主机中的状态，从而指示独立于读取命令的阵列的系统性通过的顺序。
195.图13为包含通过多个区块以将读取设置偏压配置施加至多个区块中的过时区块的操作方法的一个实例，所述读取设置偏压配置调节过时区块以用于读取操作，其中读取设置偏压配置包含将读取设置偏压同时施加至多个区块中的被选定区块的多个存储单元。
196.此外，图13为可独立于读取命令(例如在背景中)操作的操作方法的一个实例。
197.图14示出系统的读取操作方法的另一实施例。在图14的方法中，接收读取命令以在1400处开始读取操作。算法通过例如存取区块状态表1450来判定读取是否是针对过时区块(1401)。若否，则可继续进行读取操作以执行命令的读取主题(1404)。若区块在1401处是过时区块，则读取操作导致对过时区块执行无电流读取设置偏压序列(1402)，从而施加具有设置偏压参数1451设定的参数的偏压电压。在施加无电流读取设置偏压序列之后，在区块状态表1450中更新区块的状态(1403)。此外，执行命令的读取主题(1404)。在执行命令的读取主题之后，终止操作(1405)。
198.图13及图14为可用于执行如本文中所描述的无电流读取设置程序的操作的实例，所述操作将偏压配置并行地或同时施加至多个存储单元，例如施加至耦接至单个位线的多个存储单元、子区块中的所有存储单元、区块中的所有存储单元、多个子区块中的所有存储单元或施加至多个区块中的所有存储单元。
199.图13及图14为示出由存储器控制器或存储器装置执行的逻辑的流程图。逻辑可使用计算机程序编程的处理器来实施，所述计算机程序储存在组装于计算机系统并可由处理器、专用逻辑硬件(包含场可编程集成电路)以及专用逻辑硬件与计算机程序的组合来执行的存储器中。利用本文中的所有流程图，应了解可组合、并行地执行或以不同序列执行许多步骤，而不影响所实现的功能。在一些情况下，如读者将了解，只要亦进行某些其他改变，则步骤的重新配置也将达成相同结果。在其他情况下，如读者将了解，只要符合某些条件，步骤的重新配置也将达成相同结果。此外，应了解，本文中的流程图仅示出相关于理解本发明的步骤，且应理解，可在所示出彼等步骤之前、之后以及之间执行用于实现其他功能的大量额外步骤。
200.本文中描述一种技术，所述技术可以高速且以比先前技术中可用的更频繁频率执行读取设置操作，由此通过在编程操作期间将存储单元维持在具有如所设定阈值的条件下来优化存储单元操作窗口。此等技术在较大高密度存储器系统中尤其有益。举例而言，若一个区块中存在多个子区块，则一个区块内的所有子区块可同时经历读取设置操作以优化操作的速度。此外，若在一个存储器平面中存在多个区块，则多个区块可同时经历读取设置操作以优化操作的速度。此外，若在一个存储器装置中存在多个平面，则读取设置操作可同时
施加于多个平面中的区块或子区块以优化操作的速度。
201.尽管参考上文详述的较佳实施例及实例公开本发明，但应理解，此等实例意欲为说明性而非限制性意义。预期在所属技术领域的技术人员将容易地想到各种修改及组合，所述修改及组合将在本发明的精神及以下权利要求范围的范畴内。

技术特征：

1.一种非易失性存储器装置，包括：多个存储单元及多个位线，所述多个存储单元中的存储单元可由所述多个位线中的对应位线存取；以及控制电路，包括用于执行读取设置操作的逻辑，所述读取设置操作包括：将读取设置偏压施加至所述多个存储单元中的被选定存储单元；以及在所述读取设置偏压期间阻止通过所述被选定存储单元的电流。2.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元被配置为多个nand串，所述多个nand串中的每一nand串具有可控制所述每一nand串与所述多个位线中的所述对应位线连接或断开的串选择栅极，且其中所述读取设置操作通过控制所述串选择栅极以将所述nand串与所述对应位线断开来阻止所述电流通过。3.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元被配置为多个nand串，所述多个nand串中的每一nand串具有源极侧选择栅极，所述源极侧选择栅极可控制以将所述每一nand串与源极侧参考线连接或断开，且其中所述读取设置操作通过控制所述源极侧选择栅极以将所述每一nand串与所述源极侧参考线断开来阻止所述电流通过。4.根据权利要求1所述的非易失性存储器装置，其中所述存储器装置包含位线选择栅极与感测放大器电路，且其中所述读取设置操作通过控制所述位线选择栅极以将耦接至所述被选定存储单元的所述位线与所述感测放大器电路断开来阻止所述电流通过。5.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元被配置为多个nand串、多个位线、多个感测放大器电路以及位线选择栅极，所述多个nand串中的每一nand串具有串选择栅极及源极侧选择栅极，所述串选择栅极可控制以将所述每一nand串与所述多个位线中的对应位线连接或断开，所述源极侧选择栅极可控制以将所述每一nand串与源极侧参考线连接或断开，其中所述读取设置操作通过包含以下各方法中的至少两种来阻止所述电流通过：控制所述串选择栅极以将所述每一nand串与所述对应位线断开，控制所述源极侧选择栅极以将所述每一nand串与所述源极侧参考线断开，以及控制所述多个位线选择栅极以将耦接至所述被选定存储单元的所述位线与所述感测放大器电路断开。6.根据权利要求1所述的非易失性存储器装置，其中所述存储器装置包含感测放大器电路以及源极侧参考电压与所述感测放大器电路之间的电流路径中的开关，且所述控制电路通过打开所述开关而在所述读取设置偏压期间阻止电流流过。7.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元被配置为多个区块，且所述控制电路包含用于通过所述多个区块中的区块以将所述读取设置操作同时施加至所述多个区块中的所述区块中的多个存储单元的逻辑。8.根据权利要求7所述的非易失性存储器装置，其中所述多个区块中的所述区块分别包含多个子区块，其中所述多个子区块中的子区块经配置以回应于对应子区块串选择线而被启动以用于存储器操作，且子区块包括多个nand串，且所述读取设置操作包含通过所述被选定区块内的所述子区块，以将所述读取设置偏压同时施加至所述被选定区块内的个别子区块的个别多个存储单元。9.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元被配置为多个nor列，所述多个nor列中的每一nor列具有可控制所述每一nor列与所述多个位线中的所述对应位线连接或断开的区域位选择栅极，且其中所述读取设置操作通过控制所述区域位选
择栅极以将所述nor列与所述对应位线断开来阻止所述电流通过。10.根据权利要求1所述的非易失性存储器装置，其中所述多个存储单元被配置为多个nor列，所述多个nor列中的每一个nor列串具有源极控制栅极，所述源极控制栅极可控制以将所述每一nor列与源极控制栅极线连接或断开，且其中所述读取设置操作通过控制所述源极控制栅极以将所述每一nor列与所述源极控制栅极线断开来阻止所述电流通过。11.根据权利要求1所述的非易失性存储器装置，其中所述存储器装置包含区域位线选择栅极与感测放大器电路，且其中所述读取设置操作通过控制所述区域位线选择栅极以将耦接至所述被选定存储单元的全域位线与所述感测放大器电路断开来阻止所述电流通过。12.一种操作非易失性存储器的方法，所述存储器包含多个存储单元，所述方法包括：通过所述多个存储单元以将读取设置偏压配置施加至被选定存储单元，所述读取设置偏压配置包含将读取设置偏压同时施加至所述被选定存储单元及在所述读取设置偏压期间阻止电流。13.根据权利要求12所述的操作非易失性存储器的方法，其中所述多个存储单元被配置为多个nand串及多个位线，所述多个nand串中的每一nand串具有可控制所述每一nand串与所述多个位线中的对应位线连接或断开的串选择栅极，且所述方法包含通过控制所述串选择栅极以将所述nand串与所述对应位线断开来阻止所述电流。14.根据权利要求12所述的操作非易失性存储器的方法，其中所述多个存储单元被配置为多个nand串，所述多个nand串中的每一nand串具有可控制所述每一nand串与源极侧参考线连接或断开的源极侧选择栅极，且所述方法包含通过控制所述源极侧选择栅极以将所述nand串与所述源极侧参考线断开来阻止所述电流。15.根据权利要求12所述的操作非易失性存储器的方法，其中所述存储器包含位线选择栅极与感测放大器电路，所述位线选择栅极用于将位线与所述感测放大器电路连接或断开，且所述方法包含通过控制所述位线选择栅极以将耦接至所述被选定存储单元的所述位线与所述感测放大器电路断开来阻止所述电流通过。16.根据权利要求12所述的操作非易失性存储器的方法，其中所述多个存储单元被配置为多个nand串、多个位线、多个感测放大器电路以及位线选择栅极，所述位线选择栅极用于将所述多个位线与所述多个感测放大器电路中的对应感测放大器电路连接或断开的，所述多个nand串中的每一nand串具有可控制所述nand串与所述多个位线中的对应位线连接或断开的串选择栅极，及可控制所述nand串与源极侧参考线连接或断开的源极侧选择栅极，且所述方法包含通过包含以下各方法中的至少两种来阻止所述电流通过：控制所述串选择栅极以将所述每一nand串与所述对应位线断开，控制所述源极侧选择栅极以将所述每一nand串与所述源极侧参考线断开，以及控制所述位线选择栅极以将耦接至所述被选定存储单元的所述多个位线与所述对应感测放大器电路断开。17.根据权利要求12所述的操作非易失性存储器的方法，所述存储器包含经过所述被选定存储单元的源极侧参考电压与感测放大器电路之间的电流路径中的开关，且所述方法包含通过打开所述开关来阻止所述电流通过。18.根据权利要求12所述的操作非易失性存储器的方法，其中所述多个存储单元被配置为多个nor列及多个位线，所述多个nor列中的每一nor列具有可控制所述每一nor列与所述多个位线中的对应位线连接或断开的区域位选择栅极，且所述方法包含通过控制所述区
域位选择栅极以将所述nor列与所述对应位线断开来阻止所述电流通过。19.根据权利要求12所述的操作非易失性存储器的方法，其中所述多个存储单元被配置为多个nor列，所述多个nor列中的每一个nor列串具有源极控制栅极，所述源极控制栅极可控制以将所述每一个nor列与源极控制栅极线连接或断开，且所述方法包含通过控制所述源极控制栅极以将所述每一nor列与所述源极控制栅极线断开来阻止所述电流通过。20.根据权利要求12所述的操作非易失性存储器的方法，其中所述存储器包含区域位线选择栅极与感测放大器电路，且所述位线选择栅极用于将全域位线与所述感测放大器电路连接或断开，所述方法包含通过控制所述区域位线选择栅极以将耦接至所述被选定存储单元的所述全域位线与所述感测放大器电路断开来阻止所述电流通过。21.一种操作非易失性存储器的方法，所述存储器具有存储单元的多个区块及多个位线，所述方法包括：通过所述多个区块以将读取设置偏压配置施加至所述多个区块中的过时区块，所述读取设置偏压配置调节所述过时区块以用于读取操作，所述读取设置偏压配置包含将读取设置偏压同时施加至所述多个区块中的被选定区块的多个存储单元，及在所述读取设置偏压期间阻止经过所述多个存储单元电流。22.根据权利要求21所述的操作非易失性存储器的方法，其中所述多个存储单元区块中的每一区块包含多个子区块，每一子区块包含所述区块的所述存储单元的不同子集，所述每一子区块中的所述不同子集可操作地连接至各别相应的选择栅极，且其中所述读取设置偏压操作同时被施加至所述多个子区块中的一者以上。23.根据权利要求21所述的操作非易失性存储器的方法，其中所述存储器包含感测放大器电路以及所述多个存储单元的源极侧参考电压与所述感测放大器电路之间的电流路径中的开关，且所述包含通过打开所述开关来阻止所述电流流过。

技术总结

本发明提供一种具有多个区块的存储器及其操作方法。所述存储器与具有用于执行无电流读取设置操作的逻辑的控制电路耦接，读取设置操作包括在阻止电流时将读取设置偏压同时施加至多个区块中的被选定区块的多个存储单元。用于通过多个区块中的区块的逻辑可将读取设置操作施加于多个区块。多个区块中的区块可分别包含多个子区块。读取设置操作可通过区块内子区块以将读取设置偏压同时施加至被选定区块内的多个子区块。区块状态表可用于识别过时区块以用于读取设置操作。此外，区块可被通过作为与读取命令寻址区块无关的背景操作。作为与读取命令寻址区块无关的背景操作。作为与读取命令寻址区块无关的背景操作。