数字逻辑---头歌实训作业---加法器设计（Verilog）
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任务描述
本关任务：使⽤门级原始结构⽅式描述全加器。
相关知识
全加器
全加器FA（Full Adder）是实现两个1位⼆进制数（x、y）和来⾃低位进位（Ci或Cin）相加，产⽣和（s）与进位输出（Ci+1或Cout）的组合逻辑电路。电路原理图如下： 逻辑电路的结构化定义
Verilog包含了⼀系列与通⽤逻辑门电路对应的门级原始结构，⼀个逻辑门可以通过定义其函数名、输⼊和输出来表⽰。门级原始结构可以⽤于定义较⼤规模的电路。 门级原始结构⼜称门实例化 gate instantiation，语法如下：
1. gate_name [inst_name](output_port,input_port{,input_port});
例如，⼀个2输⼊与门，其输出为y，输⼊为x1和x2，则该与门可以表⽰为：
1. and( y, x1, x2 );
⼀个3输⼊或门，可以定义为：
1. or( y, x1, x2, x3 );
⼀个3输⼊异或门，可以定义为：
1. xor( y, x1, x2, x3 );
编程要求
根据上述电路图，在右侧编辑器中补充代码，注意接⼝信号以右侧代码中的命名为准。
测试说明
平台会对你编写的代码进⾏测试。
第2关：全加器的设计—连续赋值⽅式
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本关卡最终答案：
任务描述
本关任务：使⽤连续赋值⽅式描述全加器。
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全加器
全加器FA（Full Adder）是实现两个1位⼆进制数（x、y）和来⾃低位进位（Ci或Cin）相加，产⽣和（s）与进位输出（Ci+1或Cout）的组合逻辑电路。电路原理图如下：
全加器的逻辑表达式如下： s=x⊕y⊕Cin Cout=xy+xCin+yCin
连续赋值assign
在Verilog中，与、或、⾮运算分别⽤ &、|、~ 表⽰，使⽤关键词assign对输出信号进⾏连续赋值，语法形式如下： 1. assign net_assignment{,net_assignment};
编程要求
根据上述电路图，在右侧编辑器中补充代码，注意接⼝信号以右侧代码中的命名为准。
测试说明
杀螺剂平台会对你编写的代码进⾏测试。
lc谐振放大器第3关：全加器的设计—⾏为描述⽅式（算术运算）
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本关卡最终答案：
学生枕任务描述
本关任务：使⽤算术运算的⾏为⽅式⽅式描述全加器。
全加器FA（Full Adder）是实现两个1位⼆进制数（x、y）和来⾃低位进位（Ci或Cin）相加，产⽣和（s）与进位输出（Ci+1或Cout）的组合逻辑电路。 使⽤算术运算，可以更抽象、更简洁地描述加法电路。
算术运算
Verilog中的算数运算加法的运算符为+，例如半加运算求和可以表⽰如下：
1. sum = a + b;
位连接运算符{s1,s2}
把a和b两个信号拼接成⼀个向量（多位⼆进制信号），如下：
1. {a,b}
把全加器的进位输出Cout与和s拼接起来，如下：
1. {Cout,s}
编程要求
在右侧编辑器中补充代码，注意使⽤位连接运算和算数运算。
测试说明
平台会对你编写的代码进⾏测试。
第4关：4位加法器设计—模块实例化
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地震的模拟实验本关卡最终答案：
任务描述
本关任务：⽤前⾯关卡设计的全加器模块实例化4个全加器（可依次命名为stage0,stage1,stage2,stage3或者U0,U1,U2,U3等等）构建4位⾏波进位加法器。
include关键字
在当前模块中引⼊其它电路模块并实例化，语法如下：
1. `include "[path/]<module_name.v>"
教室管理系统2. ...
3. module_name [instanse_name](portmap)//括号中为端⼝映射
如引⼊第⼀关中的电路模块并实例化：
1. `include "fulladd_gates.v" //引⼊第⼀关中的电路模块
2. ...
3. fulladd_gates U0 (...);//实例化⼀个名为U0的模块，括号中按顺序给定对应信号
4. fulladd_gates U1 (...);//实例化⼀个名为U1的模块
5. ...
向量(⽮量)
Verilog中的向量类似于C语⾔中的数组，但定义形式有所区别，如下：
1. input [3:0] X; //input为输⼊信号
2. wire [3:1] C; //wire为电路内部连线
编程要求
根据提⽰，在右侧编辑器中补充代码。
常见错误
电路⽂件（模块）引⼊时，引号前后不应该有空格，如
测试说明
平台会对你编写的代码进⾏测试。
第5关：n位加法器设计—算术运算⽅式
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