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缺陷检测方法以及缺陷检测系统与流程

1.本技术案主张2021/09/23申请的美国正式申请案第17/482,946号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。
2.本公开是关于一种检测方法及系统。特别是有关于一种缺陷检测方法以及执行该缺陷检测方法的系统。

背景技术：

3.在动态随机存取存储器(dynamic random accss memory，dram)制程中，制程残留物会影响dram的电子特性。当dram的电子特性不同于期望值(desired value)时，即无法正确地执行读取操作及/或写入操作。因此，检测dram的电子特性是否被制程所影响则变成在此领域中的一个重要的课题。
4.上文的“先前技术”说明仅是提供背景技术，并未承认上文的“先前技术”说明揭示本公开的标的，不构成本公开的先前技术，且上文的“先前技术”的任何说明均不应作为本案的任一部分。

技术实现要素：

5.本公开的一实施例提供一种缺陷检测方法，经配置以检测一存储器装置。该缺陷检测方法包括下列操作：将该存储器装置从一开机状态重设；初始化该存储器装置；依据一测试图案而对该存储器装置的一存储器胞阵列执行多个写入操作；对该存储器装置的该存储器胞阵列执行多个读取操作以产生一读出图案；以及依据该读出图案决定在该存储器装置中是否存在一缺陷。
6.在一些实施例中，将该存储器装置从该开机状态重设的操作包括：对该存储器装置关机；放电该存储器装置，其中放电该存储器装置的步骤执行持续一预定时间；以及在放电该存储器装置的操作之后对该存储器装置开机。
7.在一些实施例中，该预定时间大于1秒。
8.在一些实施例中，放电该存储器装置包括下列操作：放电该存储器装置的一字元线驱动器阵列；以及放电该存储器装置的一列解码器。
9.在一些实施例中，该测试图案表示多个第一逻辑状态，其被分别写入该存储器装置的多个存储器胞中，且该读出图案表示多个第二逻辑状态，其分别从该存储器装置的该多个存储器胞读取。
10.在一些实施例中，依据该读出图案决定在该存储器装置中是否存在该缺陷包括下列操作：比较该多个第一逻辑状态与该多个第二逻辑状态，其中当该多个第二逻辑状态至少一者不同于相对应的该第一逻辑状态时，决定该缺陷存在该存储器装置中。
11.在一些实施例中，该存储器装置包括一列解码器以及一字元线驱动器，该字元线驱动器经由一主要字元线而耦接到该列解码器。依据该读出图案决定在该存储器装置中是否存在该缺陷的操作经配置以侦测该缺陷是否存在该主要字元线上。
12.在一些实施例中，该字元线驱动器阵列包括多个字元线驱动器。至少一字元线驱动器包括一第一下拉晶体管(pull-down transistor)、一第二下拉晶体管以及一上拉晶体管(pull-up transistor)。该第一下拉晶体管具有一第一栅极端子、一第一源极/漏极端子以及一第二源极/漏极端子。该第二下拉晶体管具有一第二栅极端子、一第三源极/漏极端子以及一第四源极/漏极端子。该上拉晶体管具有一第三栅极端子、一第五源极/漏极端子以及一第六源极/漏极端子。该第一栅极端子与该第三栅极端子经配置以接收一主要字元线信号，该第二栅极端子经配置以接收一重设信号，该第一源极/漏极端子、该第三源极/漏极端子以及该第六源极/漏极端子耦接到一次要字元线，该第五源极/漏极端子经配置以接收一第一电压，且该第二源极/漏极端子与该第四源极/漏极端子经配置以接收一第二电压。依据该读出图案决定在该存储器装置中是否存在该缺陷的操作还经配置以侦测该缺陷是否存在该次要字元线与该第一源极/漏极端子之间。
13.在一些实施例中，依据该读出图案决定在该存储器装置中是否存在该缺陷的操作还经配置以侦测该缺陷是否存在该次要字元线与该第三源极/漏极端子之间。
14.在一些实施例中，该缺陷增加该主要字元线的一电阻值。
15.本公开的另一实施例提供一种存储器装置的缺陷检测系统。该缺陷检测系统包括一测试装置，经配置以：将该存储器装置从一开机状态经由一关机状态重设至该开机状态；对多个存储器胞执行多个读取操作以产生一读出图案；以及依据该读出图案而决定一缺陷是否存在该存储器装置中。该存储器装置为一dram装置。
16.在一些实施例中，该测试装置还经配置以：初始化该存储器装置；以及依据一测试图案而对该存储器装置的该多个存储器胞执行多个写入操作。
17.在一些实施例中，该测试装置依据该读出图案而决定该缺陷存在该存储器装置中是借由比较该读出图案与该测试图案，其中该测试图案表示多个第一逻辑状态，其被写入在该存储器装置中，而该读出图案表示多个第二逻辑状态，其从该存储器装置读取。当至少一第二逻辑状态不同于相对应的该第一逻辑状态时，该测试装置确定该缺陷存在该存储器装置中。
18.在一些实施例中，该测试装置重设该存储器装置是借由：将该存储器装置关机到该关机状态；在该关机状态放电该存储器装置一预定时间；以及将该存储器装置开机到该开机状态。
19.在一些实施例中，该预定时间大于1秒。
20.在一些实施例中，该存储器装置包括一存储器阵列、一列解码器以及一字元线驱动器阵列。该存储器阵列包括该多个存储器胞。该列解码器经配置以经由一主要字元线而提供一主要字元线信号。该字元线驱动器阵列经配置以接收该主要字元线信号。该字元线驱动器阵列包括多个字元线驱动器，且至少一字元线驱动器经配置以产生一次要字元线信号到该存储器装置。该测试装置经配置以放电该主要字元线。
21.在一些实施例中，该测试装置经配置以决定该缺陷是否存在该主要字元线上，其中该缺陷由一氧化物残留物(oxide residual)所造成。
22.在一些实施例中，至少一字元线驱动器包括一第一下拉晶体管、一第二下拉晶体管以及一上拉晶体管。该第一下拉晶体管具有一第一栅极端子、一第一源极/漏极端子以及一第二源极/漏极端子。该第二下拉晶体管具有一第二栅极端子、一第三源极/漏极端子以
及一第四源极/漏极端子。该上拉晶体管具有一第三栅极端子、一第五源极/漏极端子以及一第六源极/漏极端子。该第一栅极端子与该第三栅极端子经配置以接收该主要字元线信号，该第二栅极端子经配置以接收一重设信号，该第一源极/漏极端子、该第三源极/漏极端子以及该第六源极/漏极端子耦接到一次要字元线，该第五源极/漏极端子经配置以接收一第一电压，且该第二源极/漏极端子与该第四源极/漏极端子经配置以接收一第二电压。该测试装置经配置以放电该字元线驱动器。
23.在一些实施例中，该测试装置经配置以决定该缺陷是否存在该次要字元线与该第一源极/漏极端子之间，及/或在该次要字元线与该第三源极/漏极端子之间。
24.在一些实施例中，当该缺陷存在该存储器装置中时，该测试装置经配置以标记该存储器装置为一故障装置(fail device)。
25.上文已相当广泛地概述本公开的技术特征及优点，而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求书标的的其它技术特征及优点将描述于下文。本公开所属技术领域中具有通常知识者应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或制程而实现与本公开相同的目的。本公开所属技术领域中具有通常知识者亦应了解，这类等效建构无法脱离后附的权利要求书所界定的本公开的精神和范围。
附图说明
26.参阅实施方式与权利要求书合并考量图式时，可得以更全面了解本技术案的揭示内容，图式中相同的元件符号是指相同的元件。
27.图1是依据本公开一些实施例的缺陷检测系统的示意图。
28.图2是依据本公开一些实施例的存储器装置的示意图。
29.图3是依据本公开一些实施例的存储器胞阵列的示意图。
30.图4是依据本公开一些实施例在读取操作时的存储器胞阵列的示意图。
31.图5是依据本公开另外一些实施例在读取操作时的存储器胞阵列的示意图。
32.图6是依据本公开再另外一些实施例在读取操作时的存储器胞阵列的示意图。
33.图7是依据本公开另外一些不同实施例在读取操作时的存储器胞阵列的示意图。
34.图8是依据本公开一些实施例的字元线驱动器的示意图。
35.图9是依据本公开一些实施例的字元线驱动器的示意图。
36.图10是依据本公开另外一些实施例的字元线驱动器的示意图。
37.图11是依据本公开再另外一些实施例的字元线驱动器的示意图。
38.图12是依据本公开另外一些不同实施例的字元线驱动器的示意图。
39.图13是依据本公开一些实施例的缺陷检测方法的流程图。
40.图14是依据本公开一些实施例的缺陷检测方法中的一操作的流程图。
41.图15是依据本公开一些实施例的存储器装置的电源供应器的波形图。
42.图16是依据本公开一些实施例的缺陷检测方法中的一操作的流程图。
43.图17是依据本公开一些实施例的测试图案的示意图。
44.其中，附图标记说明如下：
45.10：缺陷检测系统
46.100：测试装置
47.20：缺陷检测方法
48.200：存储器装置
49.210：存储器胞阵列
50.220：字元线驱动器阵列
51.221：字元线驱动器
52.230：列解码器
53.240：位元线驱动器阵列
54.250：行解码器
55.260：控制器
56.bl1：位元线
57.bl2：位元线
58.bl3：位元线
59.bl4：位元线
60.bt：位元线端子
61.c11：电容器
62.c12：电容器
63.c13：电容器
64.d1：缺陷
65.d2：缺陷
66.d3：缺陷
67.g1：栅极端子
68.g11：栅极端子
69.g12：栅极端子
70.g13：栅极端子
71.g2：栅极端子
72.g3：栅极端子
73.m11：存储器胞
74.m12：存储器胞
75.m13：存储器胞
76.m14：存储器胞
77.m15：存储器胞
78.m21：存储器胞
79.m22：存储器胞
80.m23：存储器胞
81.m24：存储器胞
82.m25：存储器胞
83.m31：存储器胞
84.m32：存储器胞
85.m33：存储器胞
86.m34：存储器胞
87.m35：存储器胞
88.m41：存储器胞
89.m42：存储器胞
90.m43：存储器胞
91.m44：存储器胞
92.m45：存储器胞
93.mwl：主要字元线
94.p1：持续时间
95.p2：持续时间
96.p3：持续时间
97.pt1：测试图案
98.pt2：读出图案
99.s21：步骤
100.s211：步骤
101.s212：步骤
102.s2121：步骤
103.s2122：步骤
104.s213：步骤
105.s22：步骤
106.s23：步骤
107.s24：步骤
108.s25：步骤
109.sb：次要字元线信号
110.sd1：源极/漏极端子
111.sd111源极/漏极端子
112.sd112源极/漏极端子
113.sd121源极/漏极端子
114.sd122源极/漏极端子
115.sd131源极/漏极端子
116.sd132源极/漏极端子
117.sd2：源极/漏极端子
118.sd3：源极/漏极端子
119.sd4：源极/漏极端子
120.sd5：源极/漏极端子
121.sd6：源极/漏极端子
122.sm：主要字元线信号
123.sr：重设信号
124.t11：晶体管
125.t12：晶体管
126.t13：晶体管
127.td1：下拉晶体管
128.td2：下拉晶体管
129.tu：上拉晶体管
130.vdd：电源供应器
131.vn：第二电压
132.vp：第一电压
133.wl1：字元线
134.wl2：字元线
135.wl3：字元线
136.wl4：字元线
137.wl5：字元线
138.wt：字元线端子
139.δt：预定时间
具体实施方式
140.现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中具有通常知识者都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。
141.应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所教示。
142.本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括复数形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，所述术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的组。
143.图1是依据本公开一些实施例的缺陷检测系统10的示意图。缺陷检测系统10包括一测试装置100，经配置以检测一存储器装置200。在一些实施例中，测试装置100是一自动测试设备(automatic test equipment，ate)。在一些实施例中，存储器装置200是一动态随机存取存储器(dram)装置。然而，本公开并不以此为限。测试装置100还经配置以检测其他
装置。
144.测试装置100经配置以检测一缺陷是否存在存储器装置200中。当一缺陷存在存储器装置200中时，测试装置100经配置以标记(tag)存储器装置200为一故障装置(fail device)。在一些实施例中，该故障装置从一批存储器装置取出。当没有缺陷存在存储器装置200中时，测试装置100经配置以标记存储器装置200为一合格装置(pass device)。
145.在一些实施例中，在存储器装置200的制造程序期间，存在存储器装置200中的非期望的粒子可能影响存储器装置200的电子特性。举例来说，非期望的粒子可能为从氧化物蚀刻制程所残留的氧化物残留物(oxide residual)，且该氧化物残留物增加在其下方的走线(trace)的一等效电阻值。在此情况下，由于该氧化物残留物，所以存储器装置200可能具有不合格的电子特性。
146.请参考图2。图2是依据本公开一些实施例的存储器装置200的示意图。存储器装置200包括一存储器胞阵列210、一字元线驱动器阵列220、一列解码器230、一位元线驱动器阵列240、一行解码器250以及一控制器260。
147.列解码器230耦接到字元线驱动器阵列220。行解码器250耦接到位元线驱动器阵列240。字元线驱动器阵列220以及位元线驱动器阵列240耦接到存储器胞阵列210。控制器260耦接到列解码器230以及行解码器250。在一些实施例中，控制器260、列解码器230以及行解码器250为一单一个模块。
148.请参考图3。图3是依据本公开一些实施例的存储器胞阵列210的示意图。存储器胞阵列210包括多个存储器胞，其以m11到mij表示，其中i以及j为整数并表示位在存储器胞阵列210的第i列以及第j行处的存储器胞mij。在图3中，存储器胞阵列210具有5行以及4列。换言之，存储器胞阵列210耦接到5个位元线wl1～wl5，并耦接到4个位元线bl1～bl4。应当理解，行、列、字元线以及位元线的数量并不以此为限。
149.存储器胞mij包括一字元线端子wt以及一位元线端子bt。存储器胞m11～m41的字元线端子wt耦接到字元线wl1；存储器胞m12～m42的字元线端子wt耦接到字元线wl2；存储器胞m13～m43的字元线端子wt耦接到字元线wl3；存储器胞m14～m44的字元线端子wt耦接到字元线wl4；存储器胞m15～m45的字元线端子wt耦接到字元线wl5。存储器胞m11～m15的位元线端子bt耦接到位元线bl1；存储器胞m21～m25的位元线端子bt耦接到位元线bl2；存储器胞m31～m35的位元线端子bt耦接到位元线bl3；存储器胞m41～m45的位元线端子bt耦接到位元线bl4。
150.在存储器装置200的读取操作中，仅启动字元线wl1～wl5其中之一者，而其他则关闭。举例来说，字元线wl1被拉高时(亦即当在字元线wl1上的一电压具有一逻辑准位，其启动存储器胞m11～m41时)，则其他字元线wl2～wl5被拉低(亦即当在字元线wl2～wl5上的电压具有一逻辑准位，其关闭存储器胞m11～m41以外的存储器胞mij)。在位元线bl1上，因为仅启动字元线wl1，所以位元线bl1可以仅读取存储在存储器胞m11中的数据。类似地，位元线bl2～bl4可仅分别读取存储在m21～m41中的数据。
151.在存储器装置200的写入操作中，仅启动其中一个字元线wl1～wl5，且其他则关闭。位元线bl1～bl4提供电荷给存储器胞mij，而所述存储器胞mij耦接到字元线，该字元线被拉高，以便使所述的存储器胞mij存储该电荷。举例来说，当字元线wl1被拉高时，则其他字元线wl2～wl5则被拉低。在位元线bl1上，因为仅启动存储器胞m11，所以仅由位元线bl1
所提供的电荷传输到存储器胞m11，以写入存储器胞m11。在位元线bl1的其他存储器胞m12～m15则并未接收所提供的电荷。类似地，位元线bl2～bl4可以所提供的电荷分别仅写入存储器胞m21～m41。
152.请参考图4。图4是依据本公开一些实施例在读取操作时的存储器胞阵列210的示意图。为了便于理解，在图4中仅绘示位元线bl1、字元线wl1～wl3以及存储器胞m11～m13，而省略存储器胞阵列210的其他元件。
153.存储器胞mij包括一晶体管tij以及一电容器cij。在一些实施例中，晶体管tij是n型金属氧化物半导体(n-type metal-oxide-semiconductor，nmos)晶体管。如图4所示，存储器胞m11～m13分别包括晶体管t11～t13以及电容器c11～c13。晶体管tij包括一栅极端子gij、一源极/漏极端子sdij1以及一源极/漏极端子sdij2。在图4中，栅极端子g11～g13分别耦接到字元线wl1～wl3；源极/漏极端子sd111～sd131耦接到位元线bl1；而电容器c11～c13则分别将源极/漏极端子sd112～sd132耦接到接地。
154.在一些实施例中，在一读取操作中，字元线wl2被拉高且字元线wl1与wl3被拉低，以读取存储器胞m12。当字元线wl2被拉高时，在字元线wl2上的电压使晶体管t12被开启。然后，存储在存储器胞m12中的电荷(例如数据)则能够经由晶体管t12而从电容器c12传输到位元线bl1。因此，耦接到位元线bl1的感测放大器(未示于图中)可感测该电荷，以便将该电荷转换成表示该存储数据的一逻辑状态。
155.在存储器胞mij中，电荷累积在电容器cij处，且所累积的电荷代表存储器胞mij的逻辑状态。该逻辑状态可具有一逻辑高准位或一逻辑低准位，其为数字“1”或数字“0”。
156.通常，因为字元线wl1及wl3被拉低，所以存储在存储器胞m11与m13中的数据不能被读取。然而，当一缺陷存在而影响字元线wl1与wl3的电子特性时，则字元线wl1与wl3可能不能正常工作。在一些实施例中，当字元线wl2被拉高，且字元线wl3并未在一期望准位被拉低时，则存储器胞m13被部分开启。如在图4中的实施例，存储在存储器胞m12中的电荷被该感应放大器所读取。同时，因为存储器胞m13部分开启，所以累积在电容器c13的电荷亦被感应放大器而读取。上述的现象亦称为电荷共享(charge sharing)。当电荷共享发生时，感应放大器不但感应存储在目标存储器胞m12中的电荷，亦感应在非期望存储器胞m13中的电荷。如图4中的例子，感应放大器应该感应存储在存储器胞m12中的电荷，并将电荷转换为数字“0”。然而，当存储在存储器胞m13中电荷(表示成数字“1”)分享到位元线bl1时，感应放大器终于从存储器胞m12与m13感应到总电荷。因此，感应放大器转换所感应的电荷成为其他逻辑状态，而不是数字“0”。
157.在一些实施例中，部分开启存储器胞m13的字元线wl3亦表示成一浮动(floating)字元线。当存储器装置200包括一浮动字元线时，可能不正确地读取数据。在其他实施例中，当存储器装置200包括一浮动字元线时，仍可能正确读取数据。请参考图5、图6及图7的解释。
158.图5是依据本公开另外一些实施例在读取操作时的存储器胞阵列210的示意图。如图5所示的存储器胞阵列210类似于如图4所示的存储器胞阵列210。相较于如图4所示的存储器胞阵列210，存储在存储器胞m13中的数据表示为数字“0”。
159.在一些实施例中，当数据表示为数字“0”时，累积在电容器c13中的电荷数量大致上等于0。在此情况下，即使字元线wl3是一浮动字元线，仍没有电荷分享到位元线bl1。因
此，当字元线wl2开启存储器胞m12与字元线wl3部分开启存储器胞m13时，则存储器胞m13并未贡献任何电荷到被感应放大器所感应的电荷。
160.图6是依据本公开再另外一些实施例在读取操作时的存储器胞阵列210的示意图。如图6所示的存储器胞阵列210类似于如图4所示的存储器胞阵列210。相较于如图4所示的存储器胞阵列210，存储在存储器胞m12中的数据表示为数字“1”。
161.在一些实施例中，当数据表示为数字“1”时，累积在电容器c12中的电荷数量大于临界值。当任何大于临界值的电荷数量被感应放大器所感应时，则感应放大器转换所感应的电荷成为数字“1”。在此情况下，即使字元线wl3是一浮动字元线并贡献电荷被感应，感应放大器仍产生数字“1”。
162.图7是依据本公开另外一些不同实施例在读取操作时的存储器胞阵列210的示意图。如图7所示的存储器胞阵列210类似于如图4所示的存储器胞阵列210。相较于如图4所示的存储器胞阵列210，存储在存储器胞m12中的数据表示为数字“1”，且存储在存储器胞m13中的数据表示为数字“0”。
163.在此情况下，字元线wl3是一浮动字元线。当字元线wl2开启存储器胞m12且字元线wl3部分开启存储器胞m13时，存储在存储器胞m12中的电荷经由位元线bl1而分享到存储器胞m13。因此，被感应放大器所感应的电荷减少，且由感应放大器所产生的电荷可能不为数字“1”。
164.图8是依据本公开一些实施例的字元线驱动器221的示意图。字元线驱动器阵列220包括多个字元线驱动器221，且字元线驱动器221耦接到一字元线。为了便于了解，仅绘示一个字元线驱动器221耦接到字元线wl3。
165.字元线驱动器221包括一上拉晶体管tu、一下拉晶体管td1以及一下拉晶体管td2。下拉晶体管td1包括一栅极端子g1、一源极/漏极端子sd1以及一源极/漏极端子sd2。下拉晶体管td2包括一栅极端子g2、一源极/漏极端子sd3以及一源极/漏极端子sd4。上拉晶体管tu包括一栅极端子g3、一源极/漏极端子sd5以及一源极/漏极端子sd6。
166.栅极端子g1与栅极端子g3经由一主要字元线mwl耦接到列解码器230，并经配置以接收一主要字元线信号sm。栅极端子g2经配置以接收一重设信号sr。源极/漏极端子sd5经配置以接收一第一电压vp。源极/漏极端子sd2以及源极/漏极端子sd4经配置以接收一第二电压vn。源极/漏极端子sd1、源极/漏极端子sd3以及源极/漏极端子sd6耦接到字元线wl3，并经配置以产生一次要字元线信号sb。在一些实施例中，字元线wl1～wl5亦表示成次要字元线。
167.如图8所示，上拉晶体管tu是一pmos晶体管，下拉晶体管pd1以及下拉晶体管pd2是nmos晶体管。第一电压vp大于第二电压vn。当字元线wl3上具有第一电压vp时，开启耦接到字元线wl3的存储器胞m11～m43。当字元线wl3上具有第二电压vn时，关闭耦接到字元线wl3的存储器胞m11～m43。
168.当主要字元线信号sm以及重设信号sr具有代表数字“0”的电压时，则开启上拉晶体管tu，并关闭下拉晶体管td1与td2。字元线wl3上拉到第一电压vp并显示为被拉高。
169.当主要字元线信号sm以及重设信号sr具有代表数字“1”的电压时，则关闭上拉晶体管tu，并开启下拉晶体管td1与td2。字元线wl3下拉到第二电压vn并显示为被拉低。
170.在一些实施例中，一缺陷存在字元线驱动器221中。请参考图9、图10、图11及图12。
171.图9是依据本公开一些实施例的字元线驱动器221的示意图。如图9所示，一缺陷d1位在一走线上，该走线位在源极/漏极端子sd1与字元线wl3之间。
172.在一些实施例中，缺限d1是一氧化物残留物，其增加在源极/漏极端子sd1与字元线wl3之间的该导电迹线的电阻值。
173.当执行一读取操作以表示字元线wl2被拉高时，字元线wl3被拉低。主要字元线信号sm与重设信号sr设定到代表数字“1”的电压，而开启下拉晶体管td1与td2，以便将字元线wl3下拉到第二电压vn。然而，由于缺陷d1而增加在源极/漏极端子sd1与字元线wl3之间的该走线的电阻值，所以在字元线wl3上的电压被下拉以接近但并不等于第二电压vn。
174.在此情况下，下拉晶体管td2仍可将字元线wl3下拉到第二电压vn。因此，当缺陷d1仅存在源极/漏极端子sd1与字元线wl3之间的该走线上时，字元线驱动器221仍可在读取操作下正确地操作。
175.图10是依据本公开另外一些实施例的字元线驱动器221的示意图。如图10所示，一缺陷d2位在源极/漏极端子sd3与字元线wl3之间的一走线上。
176.在一些实施例中，类似于如图9所示的缺陷d1，缺陷d2是氧化物残留物，其增加在源极/漏极端子sd3与字元线wl3之间的该走线的电阻值。
177.当执行一读取操作以表示字元线wl2为被拉高时，字元线wl3被拉低。主要字元线信号sm与重设信号sr设定到代表数字“1”的电压，而开启下拉晶体管td1与td2，以便将字元线wl3下拉到第二电压vn。然而，由于缺陷d2而增加在源极/漏极端子sd3与字元线wl3之间的该走线的电阻值，所以在字元线wl3上的电压被下拉以接近但并不等于第二电压vn。
178.在此情况下，下拉晶体管td1仍可将字元线wl3下拉到第二电压vn。因此，当缺陷d2仅存在源极/漏极端子sd3与字元线wl3之间的该走线上时，字元线驱动器221仍可在读取操作下正确地操作。
179.图11是依据本公开再另外一些实施例的字元线驱动器221的示意图。如图11所示，缺陷d1位在源极/漏极端子sd1与字元线wl3之间的该走线上，且缺陷d2位在源极/漏极端子sd3与字元线wl3之间的该走线上。
180.类似于如图9及图10所示的实施例，缺陷d1是一氧化物残留物，其增加源极/漏极端子sd1与字元线wl3之间的该导电迹线的电阻值，而缺陷d2是一氧化物残留物，其增加源极/漏极端子sd3与字元线wl3之间的该导电迹线的电阻值。
181.当执行一读取操作以表示字元线wl2为被拉高时，字元线wl3被拉低。主要字元线信号sm与重设信号sr设定到代表数字“1”的电压，而开启下拉晶体管td1与td2，以便将字元线wl3下拉到第二电压vn。然而，由于缺陷d1，所以增加在源极/漏极端子sd1与字元线wl3之间的该走线的电阻值，且由于缺陷d2，所以增加在源极/漏极端子sd3与字元线wl3之间的该走线的电阻值。因此，在字元线wl3上的电压并未下拉到第二电压vn。取代的是，在字元线wl3上的电压高于第二电压vn。
182.在此情况下，字元线wl3并未被拉低到一期望准位(例如第二电压vn)。因此，存储器胞m11～m43被部分开启，且存储在存储器胞m11～m43中的电荷分别分享到位元线bl1～bl4。因此，由于电荷共享，所以在读取操作中所读取的数据可能会偏离实际值。
183.图12是依据本公开另外一些不同实施例的字元线驱动器221的示意图。如图12所示，一缺陷d3位在字元线驱动器221与列解码器230之间的主要字元线mwl的该走线上。
184.在一些实施例中，缺陷d3是氧化物残留物，其增加主要字元线mwl的该走线的电阻值。
185.当执行一读取操作以表示字元线wl2为被拉高时，字元线wl3被拉低。主要字元线信号sm与重设信号sr设定到代表数字“1”的电压，而开启下拉晶体管td1与td2，以便将字元线wl3下拉到第二电压vn。然而，由于缺陷d3，所以增加主要字元线mwl上的该走线的电阻值，当主要字元线信号sm到达栅极端子g1与g3时，其造成主要字元线信号sm的电压下降。因此，在一些实施例中，在栅极端子g1与g3上的电压并不足够高到完全关闭上拉晶体管tu以及完全开启下拉晶体管td1。
186.在此情况下，字元线wl3并未被拉低到一期望准位(例如第二电压vn)。取代的是，在字元线wl3上的电压介于第一电压vp以及第二电压vn之间。因此，存储器胞m11～m43被部分开启，且存储在存储器胞m11～m43中的电荷分别分享到位元线bl1～bl4。因此，由于电荷共享，所以在读取操作中所读取的数据可能会偏离实际值。
187.为了检测类似缺陷d1、缺陷d2及/或缺陷d3的缺陷是否存在存储器装置200中，本公开提供一种缺陷检测方法20，以检测存储器装置200。
188.请参考图13。图13是依据本公开一些实施例的缺陷检测方法20的流程图。在一些实施例中，缺陷检测方法20借由如图1所示的测试装置100所执行。缺陷检测方法20包括步骤s21、s22、s23、s24以及s25。为了便于了解，缺陷检测方法20以如图1到图12所示的元件编号进行描述。
189.在步骤s21中，将存储器装置200从一开机状态重设。请参考图14及图15。图14是依据本公开一些实施例的缺陷检测方法的操作s21的流程图。图15是依据本公开一些实施例的存储器装置200的电源供应器vdd的波形图。
190.步骤s21包括步骤s211、s212以及s213。在一些实施例中，步骤s211、s212以及s213对应如图15所示的波形中的持续时间p1、p2以及p3。
191.在步骤s211中，将存储器装置200从该开机状态关机到一关机状态。在步骤s211中，将电源供应器vdd切换到0。在一些实施例中，在步骤s211中，将存储器装置200接收电源供应器vdd的一端子耦接到接地。
192.在步骤s212中，放电存储器装置200，并在持续时间p2中，保持存储器装置200接收电源供应器vdd的该端子耦接到接地。持续时间p2持续至少大于一预定时间δt。在一些实施例中，预定时间δt大于1秒。换言之，存储器装置200在关机状态下放电至少大于1秒。在持续时间p2中，将余留在存储器装置200中的电荷放电到接地。举例来说，在持续时间p2中，将在存储器装置200的寄生电容中的电荷放电。在一些实施例中，在步骤s212中，将余留在字元线驱动器221(例如主要字元线mwl、字元线wl3、源极/漏极端子sd1、源极/漏极端子sd3、栅极端子g1或其组合)周围的电荷放电。
193.在一些实施例中，步骤s212包括如图16所示的步骤s2121与步骤s2122。在步骤s2121中，放电字元线驱动器221。在步骤s2122中，放电列解码器230。主要字元线mwl耦接列解码器230与字元线驱动器221。在一些实施例中，当列解码器230与字元线驱动器221放电时，放电残留在主要字元线mwl上的电荷。
194.在步骤s213中，将存储器装置200从该关机状态开机到该开机状态。
195.在步骤s211～s213之后，存储器装置200回到该开机状态，且在其中没有残留电
荷。
196.请参考图13。在步骤s22中，初始化存储器装置200。在一些实施例中，步骤s22包括但不限于：提供外部信号到存储器装置200；定义存储器装置200的内部设定；以及校准阻抗以及时序(timing)。在一些实施例中，该外部信号是一时钟信号及/或一重设信号。在一些实施例中，该内部设定是一模式寄存器组(mode resister set)。在一些实施例中，该阻抗大约是240欧姆。在一些实施例中，步骤s22经配置以准备存储器装置200被读取及写入。
197.在步骤s23中，依据一测试图案pt1对存储器装置200的存储器胞阵列210执行多个写入操作。如图17所示，测试图案pt1对应存储器胞阵列211。在一些实施例中，测试图案pt1表示被写入在存储器胞阵列210存储器胞阵列210的存储器胞m11～m45中的多个逻辑状态。
198.在一些实施例中，测试图案pt1表示存储器胞m11～m41、m13～m43以及m15～m45被写入以存储数字“0”，并表示存储器胞m12～m42以及m14～m44被写入以存储数字“1”。换言之，耦接到字元线wl1、wl3以及wl5的存储器胞mij被写入以存储数字“0”，且耦接到字元线wl2以及wl4的存储器胞mij被写入以存储数字“1”。测试图案pt1提供用于说明目的。各式不同的测试图案pt1皆在本公开的预期范围内。举例来说，在不同的实施例中，耦接到字元线wl1、wl3以及wl5的存储器胞mij被写入以存储数字“1”，且耦接到字元线wl2以及wl4的存储器胞mij被写入以存储数字“0”。
199.在步骤s24中，对存储器胞阵列210执行多个读取操作，以产生一读出图案pt2。读出图案pt2对应存储器胞阵列210。在一些实施例中，读出图案pt2表示从存储器胞阵列210的存储器胞m11～m45读取的多个逻辑状态。
200.在步骤s25中，测试装置100依据读出图案pt2而确定一缺陷是否存在存储器装置200中。在一些实施例中，测试装置100比较测试图案pt1与读出图案pt2。
201.在一些实施例中，步骤s25包括分别比较测试图案pt1的多个逻辑状态与读出图案pt2的多个逻辑状态的步骤。
202.当读出图案pt2的至少一逻辑状态不同于测试图案pt1的对应逻辑状态时，则决定一缺陷存在存储器装置200中。再者，当缺陷存在存储器装置200中时，测试装置100经配置以标记存储器装置200是一故障装置。反之，当测试装置100决定没有缺陷存在存储器装置200中时，则测试装置100经配置以标记存储器装置是一合格装置。
203.在一些实施例中，测试装置100经配置以决定一缺陷是否存在主要字元线mwl上。在一些实施例中，测试装置100经配置以决定一缺陷是否存在次要字元线(例如字元线wl1～wl5)与源极/漏极端子sd1之间。在一些实施例中，测试装置100经配置以决定一缺陷是否存在次要字元线与源极/漏极端子sd3之间。
204.在一些传统的方法中，当dram中还残留电荷时即对dram进行测试。因此，字元线可获得在dram中的残留电荷，使得在测试时被拉到够高，以完全开启或关闭耦接到所述字元线的所述晶体管。因此，当一缺陷造成字元线的电阻值增加时，在字元线上的电压降可能不会在读取dram中的数据时发生。该缺陷也因此不能被侦测到。
205.相较于上述传统方法，在本公开中，在检测存储器装置200之前，测试装置100先放电存储器装置200。因为放电持续至少大于该预定时间，所以电荷没有残留在存储器装置200中。因此，当一缺陷存在存储器装置200中并影响字元线的电阻值时，该缺陷亦影响读出图案pt2，以便使读出图案pt2不同于测试图案pt1。因此，当测试装置100执行缺陷检测方法
20时，可借由比较读出图案pt2与测试图案pt1而侦测出该缺陷。
206.本公开的一实施例提供一种缺陷检测方法，经配置以检测一存储器装置。该缺陷检测方法包括下列操作：将该存储器装置从一开机状态重设；初始化该存储器装置；依据一测试图案而对该存储器装置的一存储器胞阵列执行多个写入操作；对该存储器装置的该存储器胞阵列执行多个读取操作以产生一读出图案；以及依据该读出图案决定在该存储器装置中是否存在一缺陷。
207.本公开的另一实施例提供一种缺陷检测系统。该缺陷检测系统包括一测试装置，经配置以：将该存储器装置从一开机状态经由一关机状态重设至该开机状态；对多个存储器胞执行多个读取操作以产生一读出图案；以及依据该读出图案而决定一缺陷是否存在该存储器装置中。该存储器装置为一动态随机存取存储器装置。
208.虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求书所定义的本公开的精神与范围。例如，可用不同的方法实施上述的许多制程，并且以其他制程或其组合替代上述的许多制程。
209.再者，本技术案的范围并不受限于说明书中所述的制程、机械、制造、物质组成物、手段、方法与步骤的特定实施例。该技艺的技术人士可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的制程、机械、制造、物质组成物、手段、方法、或步骤。据此，此等制程、机械、制造、物质组成物、手段、方法、或步骤是包含于本技术案的权利要求书内。

技术特征：

1.一种存储器装置的缺陷检测方法，包括：将该存储器装置从一开机状态重设；初始化该存储器装置；依据一测试图案而对该存储器装置的一存储器胞阵列执行多个写入操作；对该存储器装置的该存储器胞阵列执行多个读取操作以产生一读出图案；以及依据该读出图案决定在该存储器装置中是否存在一缺陷。2.如权利要求1所述的缺陷检测方法，其中将该存储器装置从该开机状态重设包括：对该存储器装置关机；放电该存储器装置，其中放电该存储器装置的步骤执行持续一预定时间；以及在放电该存储器装置的操作之后对该存储器装置开机。3.如权利要求2所述的缺陷检测方法，其中该预定时间大于1秒。4.如权利要求2所述的缺陷检测方法，其中放电该存储器装置包括：放电该存储器装置的一字元线驱动器阵列；以及放电该存储器装置的一列解码器。5.如权利要求1所述的缺陷检测方法，其中该测试图案表示多个第一逻辑状态，其被分别写入该存储器装置的多个存储器胞中，且该读出图案表示多个第二逻辑状态，其分别从该存储器装置的该多个存储器胞读取。6.如权利要求5所述的缺陷检测方法，其中依据该读出图案决定在该存储器装置中是否存在该缺陷包括：比较该多个第一逻辑状态与该多个第二逻辑状态，其中当该多个第二逻辑状态中至少一者不同于相对应的该第一逻辑状态时，决定该缺陷存在该存储器装置中。7.如权利要求1所述的缺陷检测方法，其中该存储器装置包括一列解码器以及一字元线驱动器，该字元线驱动器经由一主要字元线而耦接到该列解码器，其中依据该读出图案决定在该存储器装置中是否存在该缺陷的操作经配置以侦测该缺陷是否存在该主要字元线上。8.如权利要求7所述的缺陷检测方法，其中该字元线驱动器阵列包括多个字元线驱动器，其中至少一字元线驱动器包括：一第一下拉晶体管，具有一第一栅极端子、一第一源极/漏极端子以及一第二源极/漏极端子；一第二下拉晶体管，具有一第二栅极端子、一第三源极/漏极端子以及一第四源极/漏极端子；以及一上拉晶体管，具有一第三栅极端子、一第五源极/漏极端子以及一第六源极/漏极端子，其中该第一栅极端子与该第三栅极端子经配置以接收一主要字元线信号，该第二栅极端子经配置以接收一重设信号，该第一源极/漏极端子、该第三源极/漏极端子以及该第六源极/漏极端子耦接到一次要字元线，该第五源极/漏极端子经配置以接收一第一电压，且该第二源极/漏极端子与该第四源极/漏极端子经配置以接收一第二电压，其中依据该读出图案决定在该存储器装置中是否存在该缺陷的操作还经配置以侦测
该缺陷是否存在该次要字元线与该第一源极/漏极端子之间。9.如权利要求8所述的缺陷检测方法，其中依据该读出图案决定在该存储器装置中是否存在该缺陷的操作还经配置以侦测该缺陷是否存在该次要字元线与该第三源极/漏极端子之间。10.如权利要求7所述的缺陷检测方法，其中该缺陷增加该主要字元线的一电阻值。11.一种存储器装置的缺陷检测系统，包括：一测试装置，经配置以：将该存储器装置从一开机状态经由一关机状态重设至该开机状态；对多个存储器胞执行多个读取操作以产生一读出图案；以及依据该读出图案而决定一缺陷是否存在该存储器装置中，其中该存储器装置为一动态随机存取存储器装置。12.如权利要求11所述的缺陷检测系统，其中该测试装置还经配置以：初始化该存储器装置；以及依据一测试图案而对该存储器装置的该多个存储器胞执行多个写入操作。13.如权利要求12所述的缺陷检测系统，其中该测试装置依据该读出图案而决定该缺陷存在该存储器装置中是借由：比较该读出图案与该测试图案，其中该测试图案表示多个第一逻辑状态，其被写入在该存储器装置中，而该读出图案表示多个第二逻辑状态，其从该存储器装置读取，其中当至少一第二逻辑状态不同于相对应的该第一逻辑状态时，该测试装置确定该缺陷存在该存储器装置中。14.如权利要求11所述的缺陷检测系统，其中该测试装置重设该存储器装置是借由：将该存储器装置关机到该关机状态；在该关机状态放电该存储器装置一预定时间；以及将该存储器装置开机到该开机状态。15.如权利要求14所述的缺陷检测系统，其中该预定时间大于1秒。16.如权利要求14所述的缺陷检测系统，其中该存储器装置包括：一存储器阵列，包括该多个存储器胞；一列解码器，经配置以经由一主要字元线而提供一主要字元线信号；以及一字元线驱动器阵列，经配置以接收该主要字元线信号，其中该字元线驱动器阵列包括多个字元线驱动器，且至少一字元线驱动器经配置以产生一次要字元线信号到该存储器装置，其中该测试装置经配置以放电该主要字元线。17.如权利要求16所述的缺陷检测系统，其中该测试装置经配置以决定该缺陷是否存在该主要字元线上，其中该缺陷由一氧化物残留物所造成。18.如权利要求16所述的缺陷检测系统，其中至少一字元线驱动器包括：一第一下拉晶体管，具有一第一栅极端子、一第一源极/漏极端子以及一第二源极/漏极端子；一第二下拉晶体管，具有一第二栅极端子、一第三源极/漏极端子以及一第四源极/漏极端子；以及
一上拉晶体管，具有一第三栅极端子、一第五源极/漏极端子以及一第六源极/漏极端子，其中该第一栅极端子与该第三栅极端子经配置以接收该主要字元线信号，该第二栅极端子经配置以接收一重设信号，该第一源极/漏极端子、该第三源极/漏极端子以及该第六源极/漏极端子耦接到一次要字元线，该第五源极/漏极端子经配置以接收一第一电压，且该第二源极/漏极端子与该第四源极/漏极端子经配置以接收一第二电压，其中该测试装置经配置以放电该字元线驱动器。19.如权利要求18所述的缺陷检测系统，其中该测试装置经配置以决定该缺陷是否存在该次要字元线与该第一源极/漏极端子之间，及/或在该次要字元线与该第三源极/漏极端子之间。20.如权利要求11所述的缺陷检测系统，其中当该缺陷存在该存储器装置中时，该测试装置经配置以标记该存储器装置为一故障装置。

技术总结

本公开提供一种缺陷检测方法以及一缺陷检测系统，经配置以检测一存储器装置。该缺陷检测方法包括下列操作：将该存储器装置从一开机状态重设；初始化该存储器装置；依据一测试图案对该存储器的一存储器胞阵列执行多个写入操作；对该存储器装置的该存储器胞阵列执行多个读取操作以产生一读出图案；以及依据该读出图案决定在该存储器装置中是否存在一缺陷。出图案决定在该存储器装置中是否存在一缺陷。出图案决定在该存储器装置中是否存在一缺陷。