基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片

基于9t-sram的存内布尔逻辑和乘累加运算的电路结构、芯片
技术领域
1.本发明涉及集成电路设计领域，尤其涉及基于9t-sram的存内布尔逻辑和乘累加运算的电路结构、芯片。

背景技术：

2.人工智能技术的拓展到多类型设备中进行运用，对于计算效率和能耗要求越来越高，传统的冯诺伊曼架构中运算模块和存储器是分离的，需要使用数据时，需要从存储器中读取至运算模块，当前运算模块运算力发展进程已经远超内存存取速度的发展进程，大量的运行时间和功耗用于数据的存取，实际用于运算的部分很少。例如，现有的9t-sram应用于布尔逻辑时，一般就需要将参考电压接入灵敏放大器sa，或使用adc模数转换电路，这样造成能耗偏高、面积开销大。类似的，进行乘累加运算时，也会有相同的问题。

技术实现要素：

3.基于此，有必要针对现有9t-sram在进行布尔逻辑和乘累加运算时能耗偏高、面积开销大的问题，提供基于9t-sram的存内布尔逻辑和乘累加运算的电路结构、芯片，可以实现存内的与非操作逻辑、或非操作逻辑、以及列向乘累加运算。
4.本发明采用以下技术方案实现：
5.第一方面，本发明提供了基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其用于实现存内的与非操作逻辑、或非操作逻辑、以及列向乘累加运算。
6.基于9t-sram的存内布尔逻辑和乘累加运算的电路结构包括：计算部、冗余偏置部、灵敏放大器sa。
7.计算部用于进行基本运算。所述计算部包括m1行、n列的m1×
n个9t-sram；n≥1。冗余偏置部用于依据计算部的基本运算结果进行辅助计算。所述冗余偏置部包括m2行、n列的m2×
n个9t-sram。所述计算部与冗余偏置部组成(m1+m2)行、n列的阵列。其中，位于同一行的9t-sram共用同一条字线wl、同一条字线rin，位于同一列的9t-sram共用同一条位线rbl、同一条位线rblb。
8.灵敏放大器sa设置了n个。灵敏放大器sa与位线rbl、rblb一一对应，并依据位线rbl、rblb的电压数据输出结果。位线rbl与其对应的转换开关sa的输入端一连接，位线rblb与其对应的转换开关sa的输入端二连接。所述电路结构进行与非操作逻辑、或非操作逻辑运算时，m1＝2，m2＝1；所述电路结构进行乘累加运算时，m1等于输入数据的个数，m2＞1。
9.该基于9t-sram的存内布尔逻辑和乘累加运算的电路结构的实现根据本公开的实施例的方法或过程。
10.第二方面，本发明公开了基于9t-sram的存内布尔逻辑和乘累加运算的芯片，采用上述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构封装而成。
11.该基于9t-sram的存内布尔逻辑和乘累加运算的芯片的实现根据本公开的实施例的方法或过程。
12.与现有技术相比，本发明具备如下有益效果：
13.本发明的电路结构利用冗余偏置部依据计算部的基本运算结果进行辅助计算，并通过灵敏放大器sa进行输出，省去了连接adc模数转换电路的大面积开销，实现了存内的布尔逻辑运算和乘累加操作，保证了存储数据的独立性，提高了单元的稳定性，也使运算效率大大提高。并且本发明的电路结构基于9t-sram，可保证操作时数据的独立性，抗干扰能力也好。
附图说明
14.为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
15.图1为本发明实施例中基于9t-sram的存内布尔逻辑和乘累加运算的电路结构的结构图；
16.图2为图1中9t-sram的结构图；
17.图3为图2中的9t-sram进行点积运算的示意图。
18.图4为以单列为例，本发明实施例的电路结构进行布尔逻辑计算时的结构图。
19.图5为以单列为例，本发明实施例的电路结构进行乘累加计算时的结构图。
20.图6为图4中单列结构取32行时的线性度和积分非线性结果图。
具体实施方式
21.下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
22.需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。
23.除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。
24.参看图1，为基于9t-sram的存内布尔逻辑和乘累加运算的电路结构的结构图。基于9t-sram的存内布尔逻辑和乘累加运算的电路结构包括计算部、冗余偏置部、灵敏放大器sa。
25.计算部用于进行基本运算。计算部包括m1行、n列的m1×
n个9t-sram；n≥1。冗余偏置部用于依据计算部的基本运算结果进行辅助计算。所述冗余偏置部包括m2行、n列的m2×
n个9t-sram。
26.参看图2，图2为9t-sram的结构图。如图2所示，9t-sram包括七个nmos晶体管和两个pmos晶体管，七个nmos晶体管依次记为n1～n7，两个pmos晶体管依次记为p1～p2。
27.其中：p1、p2和n1、n2具有交叉耦合结构，即p1的栅极与n1的栅极电性连接，p1的漏极与n1的漏极电性连接，p2的栅极与n2的栅极电性连接，p2的漏极与n2的漏极电性连接，p1的栅极与p2的漏极电性连接，p2的栅极与p1的漏极电性连接，使得对存储节点q、qb的数据进行锁存。p1、p2作为上拉管，即p1的源极与p2的源极电性连接、并连接到vdd，从而开启q、qb节点对电源通路。n1、n2作为下拉管，即n1的源极与n2的源极电性连接、并连接到vss，从而开启q、qb节点对地通路。
28.两个存储节点q与qb通过n3、n4分别与位线bl和blb相连，n3、n4由字线wl控制。两条位线rbl、rblb分别与n5、n6的源极电性连接，n5、n6分别由存储节点q与qb控制。n1～n4、p1、p2构成6t cell，作为存储单元。
29.更具体的，9t-sram中各晶体管的连接关系为：
30.p1的栅极与n1的栅极、n4的漏极、n6的栅极、p2的漏极电连接，p1的漏极与n1的漏极，n3的漏极，n5的栅极、n2的栅极电连接；
31.p2的栅极与n2的栅极、n3的漏极、n5的栅极、p1的漏极电连接，p2的漏极与n2的漏极、n4的漏极，n6的栅极、n1的栅极电连接；
32.n1的栅极与p1的栅极、p2的漏极、n4的漏极、n6的栅极电连接，n1的漏极与p1的漏极、n3的漏极、n5的栅极、n2的栅极电连接；
33.n2的栅极与p2的栅极、p1的漏极、n3的漏极、n5的栅极电连接，n2的漏极与p2的漏极、n4的漏极、n6的栅极、n1的栅极电连接；
34.n3的漏极与n1的漏极、n2的栅极、n5的栅极电连接，n3的栅极与字线wl电连接，n3的源极与位线bl电连接；
35.n4的漏极与n2的漏极、n1的栅极、n6的栅极电连接，n4的栅极与字线wl电连接，n4的源极与位线blb电连接；
36.n5的栅极与n3的漏极、n1的漏极、n2的栅极电连接，n5的源极与位线rbl电连接，n5的漏极与n6、n7的漏极电连接；
37.n6的栅极与n4的漏极、n2的漏极、n1的栅极电连接，n6的源极与位线rblb电连接，n6的漏极与n5、n7的漏极电连接。
38.n7的漏极与n5、n6的漏极电连接，n7的栅极与字线rin电连接，n7的源极接地。
39.在上述9t-sram的基础上，搭建阵列结构实现存内布尔逻辑运算和列向乘累加运算电路结构。即，计算部与冗余偏置部组成(m1+m2)行、n列的阵列。其中，位于同一行的9t-sram共用同一条字线wl、同一条字线rin，位于同一列的9t-sram共用同一条位线rbl、同一条位线rblb。
40.灵敏放大器sa设置了n个。灵敏放大器sa与位线rbl、rblb一一对应，并依据位线rbl、rblb的电压数据输出结果。位线rbl与其对应的转换开关sa的输入端一连接，位线rblb与其对应的转换开关sa的输入端二连接。
41.本实施例提供的电路结构存在4种工作模式，分别为sram模式、点积操作模式、存内布尔逻辑计算模式、列向乘累加计算模式。
42.1、sram模式
43.参看图1，以单个9t-sram与灵敏放大器sa构成的结构而言：
44.(1)保持操作：在存储单元保持数据期间，字线wl、rin保持低电平，导致n3、n4关断，位线bl、blb预充到高电平，电路内部保持初始状态，电路不工作。
45.(2)写操作
46.在写入数据阶段，字线wl为高电平，字线rin为低电平。若位线bl为高电平，位线blb为低电平，那么通过n3向存储节点q写
‘1’
；若位线bl为低电平，位线blb为高电平，那么通过晶体管n4向存储节点qb写
‘1’
。
47.(3)读操作
48.在读数据阶段，字线wl为低电平，字线rin为高电平，导致n7开启；若电路存储的数据为
‘0’
，则“q＝0、qb＝1”，那么位线rblb会通过n6、n7向地放电，使得位线rblb、rbl产生电压差，然后通过灵敏放大器读出数据“0”；若电路存储的数据为
‘1’
，则“q＝1、qb＝0”，那么位线rbl会通过n5、n7向地放电，使得位线rblb、rbl产生电压差，然后通过灵敏放大器读出数据“1”。
49.需要注意的是，本结构采用读写分离操作，读数据通路不在原先的位线bl、blb产生，而是通过位线rbl、rblb产生数据结果，这样就不会对原来的存储数据进行干扰。
50.2、点积操作模式
51.参看图3，为图2中的9t-sram进行点积运算的示意图。该模式是根据字线rin的输入和存储在单元里的权重weight来进行的点乘操作。
52.图3中，h代表high(高电平)，l代表low(低电平)。字线rin作为数据输入input，存储节点q、qb作为权重weight。其中rin为高电平时，则input为“1”；rin为低电平时，input为“0”。当存储节点q＝1、qb＝0时，则weight为“+1”，否则weight为
“‑
1”。
53.具体实现原理如下：当rin输入为低电平(即“0”)，n7处于关断状态，rbl、rblb一直处于高电平状态，此时不管weight为何值，其点积结果都为“0”。
54.当rin输入为高电平(即“1”)，n7处于开启状态；当weight为“+1”(即q＝1、qb＝0)，rbl会通过n5、n7对地放一个单位电压
△
v，点积结果为“+1”；相反的，当weight为
“‑
1”(即q＝0、qb＝1)，rblb会通过n6、n7对地放一个单位电压
△
v，点积结果为
“‑
1”。
55.3、存内布尔逻辑计算模式
56.参看图4，电路结构进行与非操作逻辑、或非操作逻辑运算时，m1＝2，m2＝1。
57.以一列为例，计算部的两个9t-sram为两行计算单元，设为a、b，冗余偏置部的一个9t-sram作为冗余行偏置单元，设为c。
58.在预充阶段，rbl、rblb都为高电平vdd。
59.所述电路结构的任一列中，a存储的数据为“1”或“0”、b储存的数据为“1”或“0”，c存储的数据为“1”或“0”；在运算阶段，字线rin打开，位线rbl通过存储数据为“1”的9t-sram中的n5、n7向地放一个单位电压δv，位线rblb通过存储数据为“0”的9t-sram中的n6、n7向地放一个单位电压δv；
60.通过灵敏放大器sa比较位线rbl、位线rblb上的放电之后的电压小大，输出逻辑操作结果。
61.简而言之，就是控制字线rin的开启和关断，通过冗余行部的偏置，最终在rbl、rblb上实现与非和或非运算。
62.具体的：
63.(1)a中存储的数据为“1”，b中存储的数据为“1”，c中存储的数据为“0”，输出结果才为“0”，否则输出结果为“1”，这样实现了与非的逻辑操作。
64.举其中一个情况说明，若a中存储的数据为“1”(即“q＝1，qb＝0”)，b中存储的数据为“0”(即“q＝0，qb＝1”)，c中存储的数据为“0”(即“q＝0，qb＝1”)，在计算阶段，打开字线rin，这样位线rbl会通过a中的n5、n7向地放一个单位电压，记为
△
v。位线rblb会通过b中的n6、n7向地放一个
△
v电压，此外，位线rblb会通过c中的n6、n7向地放一个
△
v电压，也就是说，位线rblb上总共放电2
△
v。位线rbl上电压为vdd
‑△
v，位线rblb上电压为vdd-2
△
v，最后通过灵敏放大器sa比较位线rbl和rblb上的电压大小来输出逻辑操作结果为“1”。
65.与非逻辑的具体真值表如下：
[0066][0067]
(2)a中存储的数据为“0”，b中存储的数据为“0”，c中存储的数据为“1”，输出结果才为“1”，否则输出结果为“0”，实现了或非的逻辑操作。
[0068]
举其中一个情况说明，若a中存储的数据为“0”(即“q＝0，qb＝1”)，b中存储的数据为“1”(即“q＝1，qb＝0”)，c中存储的数据为“1”(即“q＝1，qb＝0”)。在计算阶段，打开字线rin，这样位线rbl会通过b中的n5、n7向地放一个
△
v电压，位线rblb会通过a中的n6、n7向地放一个δv电压，此外，位线rbl会通过c中的n5、n7向地放一个
△
v电压，也就是说，位线rbl上总共放电2
△
v。位线rbl上电压为vdd-2
△
v，位线rblb上电压为vdd-δv，最后通过灵敏放大器sa比较位线rbl和rblb上的电压大小来输出逻辑操作结果为“0”。
[0069]
或非逻辑的具体真值表如下：
[0070][0071]
4、乘累加计算模式
[0072]
参看图5，所述电路结构进行乘累加运算时，m1等于输入数据的个数，m2＞1。
[0073]
同样以一列为例，计算部的m1个9t-sram为m1行计算行，冗余偏置部的m2个9t-sram作为m2行冗余偏置行。
[0074]
在预充阶段，位线rbl、rblb为高电平vdd，字线rin为低电平；
[0075]
在运算阶段，m1个输入数据(1或0)分别通过计算部的m1条字线rin加载；其中，输入为“1”，字线rin为高电平；输入为“0”，字线rin为低电平；计算部依据输入数据进行点积运算，存入对应的存储单元，并在位线rbl、rbl积累电压。
[0076]
依据设定的判断标准值d，对冗余偏置部进行辅助计算，在位线rbl、rbl继续积累电压；
[0077]
通过灵敏放大器sa比较位线rbl、rblb上的积累电压，输出结果。
[0078]
需要说明的是，冗余偏置部实现的判断标准区间为[-m2,m2]，d∈[-m2,m2]。若d超出了判断标准区间，则就说明冗余偏置部性能不足、需要再增加。
[0079]
图5中以m1＝24、m2＝8为例，前24行作为计算行操作，后8行作为冗余偏置行操作。
[0080]
具体的，假设前24行中有14行存储的weight为“+1”(即“q＝1，qb＝0”)，另外10行存储的weight为
“‑
1”(即“q＝0，qb＝1”)，若输入的24个数据input都是“1”，则在位线rbl上积累的电压应该是14
△
v(即14行的点积计算结果为“+14”)，在位线rblb上积累的电压应该是10
△
v(即另外10行的点积计算结果为
“‑
10”)，位线rbl、rblb结果相差“+4”。
[0081]
假设需要计算结果大于等于“+3”，才能输出高电平“1”，否则输出为“0”，这时候后8行即进行辅助计算。
[0082]
对于后8行而言，其可实现的判断标准区间为-8到+8。而因为设定的判断标准值为“+3”，只好落在区间内，因此，后8行只需实现让位线rblb上再多积累了3
△
v电压即可。具体的，可以选择启用后8行中的3行，即需要开启3行的字线rin，而这三行中存储的weight应该为
“‑
1”(即“q＝0，qb＝1”)。当然，也可根据需要选择后8行中启用的行数、以及启动行数中存储的weight。
[0083]
另外，参看图6，图6代表上述实例(共32行)在进行乘累加计算时位线电压的线性度，不同的计算结果代表不同的电压值，其中inl是一种对线性度结果进行辅助分析的数学计算方式，inl越小，代表线性度越好。根据图6的曲线可以看出上述实例的计算线性度较好。
[0084]
需要说明的是，计算部与冗余偏置部可选择在现有的存储阵列结构中构建，现有存储阵列结构一般为2i×2i
，i》2。这样，具体选用m1、m2、n时，根据存储阵列的列数开启对应的n列，m1、m2根据具体的输入去选择开启行数。
[0085]
此外，在上述基于9t-sram的存内布尔逻辑和乘累加运算的电路结构的基础上，本实施例还公开了基于9t-sram的存内布尔逻辑和乘累加运算的芯片，其采用上述基于9t-sram的存内布尔逻辑和乘累加运算的电路结构封装而成。封装成芯片的模式，更易于基于9t-sram的存内布尔逻辑和乘累加运算的电路结构的推广与应用。
[0086]
基于9t-sram的存内布尔逻辑和乘累加运算的芯片的引脚包括：in1引脚、in2引脚、
…
、in
(m1+m2)
引脚；out1引脚、out2引脚、
…
、outn引脚；bl1引脚、bl2引脚、
…
、bln引脚；blb1引脚、blb 2
引脚、
…
、blbn引脚；wl1引脚、wl2引脚、
…
、wl
(m1+m2)
引脚。
[0087]
其中，in1引脚与第一行的字线rin电连接，in2引脚与第二行的字线rin电连接，
…
，in
(m1+m2)
引脚与第(m1+m2)行的字线rin连接；
[0088]
out1引脚与第一列的sa的输出端电连接，out2引脚与第二列的sa的输出端电连接，
…
，outn引脚与第n列的灵敏放大器sa的输出端电连接；
[0089]
bl1引脚与第一列的位线bl连接，bl1引脚与第一列的位线bl连接，
…
，bln引脚与第n列的位线bl连接；
[0090]
blb1引脚与第一列的位线blb连接，blb1引脚与第一列的位线blb连接，
…
，blbn引脚与第n列的位线blb连接；
[0091]
wl1引脚与第一行的字线wl电连接，wl2引脚与第二行的字线wl电连接，
…
，wl
(m1+m2)
引脚与第(m1+m2)行的字线wl电连接。
[0092]
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
[0093]
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

技术特征：

1.基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其用于实现存内的与非操作逻辑、或非操作逻辑、以及列向乘累加运算，其特征在于，所述电路结构包括：计算部，其用于进行基本运算；所述计算部包括m1行、n列的m1×
n个9t-sram；n≥1；冗余偏置部，其用于依据计算部的基本运算结果进行辅助计算；所述冗余偏置部包括m2行、n列的m2×
n个9t-sram；所述计算部与冗余偏置部组成(m1+m2)行、n列的阵列；其中，位于同一行的9t-sram共用同一条字线wl、同一条字线rin，位于同一列的9t-sram共用同一条位线rbl、同一条位线rblb；以及，n个灵敏放大器sa，其与位线rbl、rblb一一对应，并依据位线rbl、rblb的电压数据输出结果；所述位线rbl与其对应的转换开关sa的输入端一连接，位线rblb与其对应的转换开关sa的输入端二连接；其中，所述电路结构进行与非操作逻辑、或非操作逻辑运算时，m1＝2，m2＝1；所述电路结构进行乘累加运算时，m1等于输入数据的个数，m2＞1。2.根据权利要求1所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，所述9t-sram包括：pmos晶体管p1，p1的源极电性连接vdd；pmos晶体管p2，p2的源极电性连接vdd；nmos晶体管n1，n1的源极电性连接p1的漏极并设置存储节点q，n1的栅极电性连接p1的栅极，n1的漏极电性连接vss；nmos晶体管n2，n2的源极电性连接p2的漏极并设置存储节点qb，n2的栅极电性连接p2的栅极，n2的漏极电性连接vss；nmos晶体管n3，n3的漏极电性连接n1的漏极、n2的栅极；nmos晶体管n4，n4的漏极电性链接n1的栅极、n2的漏极；nmos晶体管n5，n5的栅极电性连接n1的漏极、n2的栅极、n3的漏极；nmos晶体管n6，n6的栅极电性连接n1的栅极、n2的漏极、n4的漏极；nmos晶体管n7，n7的漏极电性连接n5的漏极、n6的漏极；n7的源极接地；字线rin，其与n7的栅极电性连接；位线bl，其与n3的源极电性连接；位线blb，其与n4的源极电性连接；字线wl，其与n3的栅极、n4的栅极电性连接；位线rbl，其与n5的源极电性连接；以及位线rblb，其与n6的源极电性连接。3.根据权利要求2所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，对于所述电路结构的任一列，在保持数据期间，字线wl、rin保持低电平，n3、n4关断，位线bl、blb预充到高电平，电路内部保持初始状态，电路不工作；在写入数据阶段，字线wl为高电平，字线rin为低电平，若位线bl为高电平，位线blb为低电平，通过n3向存储节点q写
‘1’
；若位线bl为低电平，位线blb为高电平，通过n4向存储节点qb写
‘1’
；在读数据阶段，字线wl为低电平，rin为高电平，n7开启；若电路存储的数据为
‘0’
，即“q
＝0、qb＝1”，位线rblb通过n6、n7向地放电，位线rblb、rbl产生电压差，通过灵敏放大器sa输出“0”；若电路存储的数据为
‘1’
，即“q＝1、qb＝0”，位线rbl通过n5、n7向地放电，位线rblb、rbl产生电压差，通过灵敏放大器sa输出“1”。4.根据权利要求3所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，所述字线rin作为数据输入input，存储节点q、qb作为权重weight；字线rin为高电平，input为“1”；字线rin为低电平，input为“0”；存储节点q＝1、qb＝0时，weight为“+1”，否则weight为
“‑
1”。5.根据权利要求4所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，若字线rin为低电平，n7处于关断状态，位线rbl、rblb一直处于高电平状态，此时不管weight权重为何值，其点积结果都为“0”；若字线rin为高电平，n7处于开启状态，当存储节点q＝1、qb＝0时，位线rbl会通过n5、n7对地放一个单位电压
△
v，点积结果为“+1”；当存储节点q＝0、qb＝1时，位线rblb会通过n6、n7对地放一个单位电压
△
v，点积结果为
“‑
1”。6.根据权利要求2所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，所述电路结构进行与非操作逻辑、或非操作逻辑运算时，在预充阶段，位线rbl、rblb为高电平vdd；所述电路结构的任一列中，计算部中的一个9t-sram存储的数据为“1”或“0”、另一个9t-sram存储的数据为“1”或“0”，冗余偏置部中的9t-sram存储的数据为“1”或“0”；在运算阶段，字线rin打开，位线rbl通过存储数据为“1”的9t-sram中的n5、n7向地放一个单位电压v，位线rblb通过存储数据为“0”的9t-sram中的n6、n7向地放一个单位电压v；通过灵敏放大器sa比较位线rbl、位线rblb上的放电之后的电压，输出逻辑操作结果。7.根据权利要求6所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，当冗余偏置部中的9t-sram存储的数据为“0”、计算部中的两个9t-sram存储的数据为“1”，灵敏放大器sa输出结果为“0”，否则输出结果为“1”，实现与非逻辑操作；当冗余偏置部中的9t-sram存储的数据为“1”、计算部中的两个9t-sram存储的数据为“1”，灵敏放大器sa输出结果为“0”，否则输出结果为“1”，实现与非逻辑操作。8.根据权利要求7所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，所述电路结构进行乘累加运算时，在预充阶段，位线rbl、rblb为高电平vdd，字线rin为低电平；所述电路结构的任一列中，在运算阶段，m1个输入数据分别通过计算部的m1条字线rin加载；其中，输入为“1”，字线rin为高电平；输入为“0”，字线rin为低电平；计算部依据输入数据进行点积运算，并在位线rbl、rbl积累电压；依据设定的判断标准值d，对冗余偏置部进行辅助计算，在位线rbl、rbl继续积累电压；通过灵敏放大器sa比较位线rbl、rblb上的积累电压，输出结果。9.根据权利要求8所述的基于9t-sram的存内布尔逻辑和乘累加运算的电路结构，其特征在于，所述冗余偏置部实现的判断标准区间为[-m2,m2]，d∈[-m2,m2]。10.基于9t-sram的存内布尔逻辑和乘累加运算的芯片，其特征在于，使用了如权利要求1-9中任一项所述的9t-sram的存内布尔逻辑和乘累加运算的电路结构封装而成。

技术总结

本发明涉及集成电路设计领域，尤其涉及基于9T-SRAM的存内布尔逻辑和乘累加运算的电路结构、芯片。本发明的电路结构包括计算部、冗余偏置部、灵敏放大器SA。本发明的电路结构利用冗余偏置部依据计算部的基本运算结果进行辅助计算，并通过灵敏放大器SA进行输出，省去了连接ADC模数转换电路的大面积开销，实现了存内的布尔逻辑运算和乘累加操作，保证了存储数据的独立性，提高了单元的稳定性，也使运算效率大大提高。并且本发明的电路结构基于9T-SRAM，可保证操作时数据的独立性，抗干扰能力也好。也好。也好。