三维存储器装置的制作方法

1.本发明是有关于一种三维存储器装置，且特别是有关于一种三维存储器装置的字线的布局结构。

背景技术：

2.在三维的存储器装置中，随着电路尺寸的增加，存储器装置的线路的布局也变得更为复杂。尤其在字线的布局上，字线信号的传输路径的长短，常是存储器装置存取表现的一个重要因素。特别是在高速存取的需求下，如何降低字线信号的传输路径上的电容电阻的负载，也是提升信号传输品质的一个重要因素。
3.公开内容
4.本发明提供一种三维存储器装置，可简化字线的布局的复杂度。
5.本发明的三维存储器装置包括多条字线、多个第一开关、多个第二开关以及n个导线层，n为大于1的正整数。字线区分为多个字线组。第一开关接收共同字线电压。第二开关接收至参考接地电压。第一导线层的传输导线与第二导线层的传输导线相连接。第一导线层的传输导线分别耦接至第一开关以及第二开关。第一个字线组通过第二导线层以连接第一导线层，第i个字线组依序通过第i+1导线层至该第二导线层以连接第一导线层，其中n＞i＞1。
6.基于上述，本发明的三维存储器装置使字线区分为多个字线组。并分别针对字线组，以通过二个至多个的导线层的传输导线来连接到对应的开关，并耦接至共同字线。通过分的方法，字线的布局可以有效的被简化，进以提升三维存储器装置的电气特性，且可降低电路布局所需的面积。
附图说明
7.图1绘示本发明一实施例的三维存储器装置的示意图。
8.图2绘示本发明实施例的三维存储器装置中，用以驱动字线的驱动器的一实施方式的电路图。
9.图3绘示本发明实施例的字线的驱动器的另一实施方式的电路图。
10.图4绘示本发明一实施例的三维存储器装置的布局结构示意图。
11.图5绘示本发明实施例的三维存储器装置中，字线的驱动器的布局结构的俯视图。
12.图6绘示本发明实施例的三维存储器装置的传输导线的局部立体图。
13.图7绘示本发明实施例的三维存储器装置中，字线的驱动机制的示意图。
14.图8绘示本发明实施例的三维存储器装置的字线的布局路径示意图。
15.图9为本发明实施例的三维存储器装置的存储单元阵列的示意图。
16.附图标记说明
17.100、400、900：三维存储器装置
18.200、311～323、dv1a～dv32a、dv1b～dv32b、710：驱动器
19.421、422、720：电压移位器
20.430：控制逻辑电路
21.510：阱区
22.520：基底
23.bln、bln+1：位线
24.bm1～bm4：导线层
25.ct1、ct2：接触窗
26.cw21、cw41、wbm1、wbm2、wbm3-1、wbm3-2、610、620：传输导线
27.dir1、dir2：方向
28.gn、gp：栅极结构
29.gwl、gwl_[n]、gwl_[n+1]：共同字线电压
[0030]
ht：线高
[0031]
in：输入信号
[0032]
iv：反向器
[0033]
l1～l12、l1a～l32a、l1b～l32b、wl1～wl4：字线
[0034]
m1～m4：晶体管
[0035]
m11-1～m22-1、m11-2～m22-2：存储单元
[0036]
ma1、ma2、410、701：存储单元阵列
[0037]
path1、path2：传输路径
[0038]
pg[1]、pg[2]、pg[3]：控制信号
[0039]
pgb[1]、pgb[2]、pgb[3]：反向控制信号
[0040]
sln、sln+1：源极线
[0041]
sw11～sw112、sw21～sw212：开关
[0042]
bv1～bv3、bve1、bve2：导电通孔结构
[0043]
tav：贯通阵列导电结构
[0044]
vss：参考接地电压
[0045]
wgwl：共同字电压传输导线
[0046]
wh：线宽
[0047]
wlg1～wlg3：字线组
[0048]
wls：字线信号
[0049]
wvss：参考接地电压传输导线
具体实施方式
[0050]
请参照图1，图1绘示本发明一实施例的三维存储器装置的示意图。三维存储器装置100包括多条字线l1～l12、多个第一开关sw11～sw112、多个第二开关sw21～sw212以及多个导线层bm1～bm4。在本实施例中，字线l1～l12可被区分为三个字线组wlg1～wlg3。其中，字线l1～l4属于字线组wlg1、字线l2～l8属于字线组wlg2、字线l9～l12则属于字线组wlg3。第一开关sw11～sw112的一端可共同接收共同字线电压gwl，第一开关sw11～sw112的另一端则分别耦接至第一导电层bm1的多条传输导线。第二开关sw21～sw212的
一端可共同接收一参考接地电压vss，第二开关sw21～sw212的另一端则分别耦接至第一导电层bm1的多条传输导线。导线层bm1～bm4依序配置在第一开关sw11～sw112、第二开关sw21～sw212与字线l1～l12间。在本实施例中，导线层bm1～bm4可以为集成电路的底部金属(bottom metal)层。字线l1～l12可通过贯通阵列导线结构(through array via，tav)以耦接至三维存储器装置100的存储单元阵列。
[0051]
导线层bm1～bm4中的每一者中具有多条传输导线。在本实施例中，第一导线层bm1中的传输导线可延第一方向dir1延伸，非第一导线层bm1的其余导线层bm2～bm4的传输导线，则均沿第二方向dir2延伸。其中，第一方向dir1与第二方向dir2不相同。第一方向dir1与第二方向并可相互正交。值得一提的，在图1中，导线层bm2～bm4的传输导线可以为l型或长条型传输导线。例如，传输导线cw41为长条型传输导线，传输导线cw21则为l型传输导线。不论传输导线为何种类型，其后端均沿第二方向dir2延伸。
[0052]
在另一方面，本实施例中，相邻的二导线层间的传输导线，可以通过导电通孔结构(via)相互连接。在细节上，导线层bm4与导线层bm3的传输导线，通过导电通孔结构bv1相互连接；导线层bm3与导线层bm2的传输导线，通过导电通孔结构bv2相互连接；导线层bm2与导线层bm1的传输导线，则可通过导电通孔结构bv3相互连接。
[0053]
在此请注意，在本实施例中，分成不同字线组wlg1～wlg3的字线l1～l12有不相同的走线方式。其中，第一字线组wlg1的字线l1～l4可通过导电通孔结构bv3以及导电通孔结构bv2以直接连接至第二导线层bm2，再通过第二导线层bm2的传输导线以及导电通孔结构bv1来连接至第一导线层bm1。细节上，第一字线组wlg1的字线l1～l4在通过第四导线层bm4以及第三导线层bm3时，可直接通过接触窗ct1、ct2以分别连接至导电通孔结构bv3以及bv2。另外，第二字线组wlg2的字线l5～l8则先直接通过接触窗ct1、导电通孔结构bv3以连接至第三导线层bm3的传输导线；通过第三导线层bm3的传输导线、导电通孔结构bv2以连接至第二导线层bm2的传输导线；再通过第二导线层bm2的传输导线、导电通孔结构bv1以连接至第一导电层bm1的传输导线。第三字线组wlg3的字线l9～l12则直接连接至第四导线层bm3的传输导线；通过导电通孔结构bv3以连接至第三导线层bm3的传输导线；通过第三导线层bm3的传输导线、导电通孔结构bv2以连接至第二导线层bm2的传输导线；再通过第二导线层bm2的传输导线、导电通孔结构bv1以连接至第一导电层bm1的传输导线。
[0054]
当然，在本发明其他实施例中，字线的数量、字线组的数量以及导线层的数量，都可以与图1不相同。在配置的细节上，以导线层数量等于n为范例(n为大于1的正整数)，其中，第一导线层的多条传输导线与第二导线层的多条传输导线相连接，第一导线层的传输导线分别耦接至第一开关以及第二开关，第一个字线组可通过第二导线层以连接第一导线层，第i个字线组依序通过第i+1导线层至第二导线层，再通过第二导线层以连接第一导线层，其中n＞i＞1。
[0055]
在另一方面，本实施例的三维存储器装置100更包括共同字电压传输导线wgwl以及参考接地电压传输导线wvss。共同字电压传输导线wgwl以及参考接地电压传输导线wvss可沿第二方向dir2进行配置，其中的共同字电压传输导线wgwl可通过导电通孔结构bve1以耦接至第一开关sw11～sw112，参考接地电压传输导线wvss则可通过导电通孔结构bve2以耦接至第二开关sw21～sw212。共同字电压传输导线wgwl用以提供共同字线电压gwl，参考接地电压传输导线wvss用以提供参考接地电压vss。
[0056]
第一开关sw11～sw112可分别与第二开关sw21～sw212形成多个驱动器。在本实施例中，第一开关sw11～sw112为p型晶体管，第二开关sw21～sw212则为n型晶体管。第一开关sw11～sw112的每一者，与对应的每一第二开关sw21～sw212形成互补式金属氧化物晶体管(complementary metal-oxide-semiconductor，cmos)的架构，并用以使对应的字线l1～l12等于参考接地电压vss或共同字线电压gwl。
[0057]
在此可参照图2绘示的本发明实施例的三维存储器装置中，用以驱动字线的驱动器的一实施方式的电路图。驱动器200包括晶体管m1以及m2。晶体管m1对应图1的第一开关sw11～s112的其中之一，晶体管m2对应图1的第二开关sw21～s212的其中之一。晶体管m1的第一端接收共同字线电压gwl，晶体管m1的第二端耦接至晶体管m2的第一端，并产生字线信号wls。晶体管m2的第二端接收参考接地电压vss。晶体管m1、m2的控制端相互耦接，并接收控制信号pg。
[0058]
重新参照图1，在本实施例中，第一开关sw11～sw112可分为多个组(例如m个)来进行布局，第二开关sw21～sw212可分为多个组(例如p个)来进行布局。其中，在图1中，m＝2而p＝3。在本发明其他实施例中，m与p可以为其他的正整数，且m可以等于p，没有特定的限制。
[0059]
由图1可以发现，本发明实施例通过将字线l1～l12分成字线组wlg1～wlg3，并使各个字线组wlg1～wlg3通过由少至多个导线层的传输导线来逐次的耦接至驱动器。如此一来，字线l1～l12的布局可以整齐且简单的被完成，有效降低布局的复杂度。并且，通过分布局的方式，也可以减低在同一区域中的传输导线的布局数量，并可使传输导线间的间距(pitch)可以被提高，降低信号间寄生效应的产生。
[0060]
以下请参照图3，图3绘示本发明实施例的字线的驱动器的另一实施方式的电路图。驱动器311～313耦接至存储单元阵列ma1，驱动器321～323耦接至存储单元阵列ma2。驱动器311～313用以驱动存储单元阵列ma1的字线l1～l3，驱动器321～323用以驱动存储单元阵列ma2的字线l4～l6。
[0061]
以驱动器311为范例，驱动器311包括有三个晶体管m1～m3所分别构成的三个开关。其中，晶体管m1的第一端接收共同字线电压gwl[n+1]，晶体管m1的第二端与晶体管m2的第一关共同耦接至字线l1，晶体管m1与m2的控制端接收控制信号pg[1]，晶体管m2的第二端接收参考接地电压vss。此外，与图2实施方式不相同的，驱动器311更包括晶体管m3。晶体管m3的第一端接收共同字线电压gwl[n+1]，晶体管m3的第二端耦接至字线l1，晶体管m3的控制端接收反向控制信号pgb[1]。其中，反向控制信号pgb[1]与控制信号pg[1]互为反向。
[0062]
值得注意的，晶体管m1可以为p型晶体管，晶体管m2、m3则可以皆为n型晶体管。在当控制信号pg[1]为逻辑0时，晶体管m1可被导通，晶体管m2可被断开，并使字线l1上的电压等于共同字线电压gwl[n+1]。在当控制信号pg[1]为逻辑1时，晶体管m1可被断开，晶体管m2可被导通，并使字线l1上的电压等于参考接地电压。
[0063]
在图3的实施方式中，基于有多个存储单元阵列ma1、ma2可顺序的被选中以进行存取，因此，共同字线电压gwl_[n]以及gwl_[n+1]可根据扫描顺序依序被启动。在驱动器311中，若存储单元阵列ma1未被选中，共同字线电压gwl_[n+1]可以为0伏特。在当控制信号pg[1]为逻辑0时，字线l1可因为晶体管m1的基板效应(body effect)而为高于0伏特的状态。因此，在本实施方式中，通过根据反向控制信号pgb[1]而同时被导通的晶体管m3，则可使字
线l1拉低至0伏特，并使未被选中的存储单元阵列ma1不会产生读写干扰的现象。
[0064]
在本实施方式中，驱动器311以及321可共用相同的控制信号pg[1]以及反向控制信号pgb[1]；驱动器312以及322可共用相同的控制信号pg[2]以及反向控制信号pgb[2]；驱动器313以及323则可共用相同的控制信号pg[3]以及反向控制信号pgb[3]。
[0065]
附带一提的，在本实施方式中，晶体管m1的基底可以为n型阱区(nwell)，晶体管m2以及m3的基底则可以为p型深阱区(pwi)。
[0066]
此外，在存储器装置中，共同字线电压gwl_[n]以及gwl_[n+1]在被致能时，通常需要一个相对高的电压。因此，在驱动器311～323的前端，常需要设置电压移位器(未绘示)，以产生足够电压的共同字线电压gwl_[n]以及gwl_[n+1]。
[0067]
以下请参照图4，图4绘示本发明一实施例的三维存储器装置的布局结构示意图。其中，三维存储器装置400中，存储单元阵列410耦接至多条字线l1a～l32a以及l1b～l32b。三维存储器装置400并具有驱动器dv1a～dv32a以及dv1b～dv32b、电压移位器421、422以及控制逻辑电路430。字线l1a～l32a以及l1b～l32b分别设置在三维存储器装置400的两个侧边。对应字线l1a～l32a以及l1b～l32b的位置，驱动器dv1a～dv32a以及dv1b～dv32b分别设置在三维存储器装置400的两个侧边。其中，驱动器dv1a～dv16a以及dv17a～dv32a分别用以驱动字线l1a～l16a以及l17a～l32a。驱动器dv1b～dv1 6b以及dv17b～dv32b则分别用以驱动字线l1b～l16b以及l17b～l32b。
[0068]
字线l1a～l32a以及l1b～l32b与驱动器dv1a～dv32a、dv1b～dv32b间的连接方式同图1实施例中所陈述的布局方式，这边不多赘述。
[0069]
控制逻辑电路430可根据存储单元阵列410的被存取地址以产生第一控制信号以及第二控制信号。电压移位器421、422设置在控制逻辑电路430的两个侧边，电压移位器421、422用以提升共同字线电压的电压值，并分别提供共同字线电压至驱动器dv1a～dv32a以及驱动器dv1b～dv32b。
[0070]
附带一提的，本实施例中的存储单元阵列410为与门(and)快闪存储单元阵列。
[0071]
以下请参照图5，图5绘示本发明实施例的三维存储器装置中，字线的驱动器的布局结构的俯视图。其中，在基底520的两侧上具有多个栅极结构gn并形成多个n型晶体管。在基底520的中央部位具有阱区510。阱区510上具有多个栅极结构gp并形成多个p型晶体管。其中，每一n型晶体管的源极以及漏极上可以具有沟道结构的接触窗ct1，且每一p型晶体管的源极以及漏极上可以具有沟道结构的接触窗ct2。通过接触窗ct1、ct2，每一n型晶体管以及每一p型晶体管可通过第一导电层上的传输导线wbm1以连接至第二导线层上的传输导线wbm2。第二导线层上的传输导线wbm2再连接至贯通阵列导电结构tav，并通过贯通阵列导电结构tav以耦接至对应的多条字线。
[0072]
另外，第二导线层上的传输导线wbm2可用以提供共用字线电压wgwl以及参考接地电压wvss至每一p型晶体管及每一n型晶体管。
[0073]
栅极结构gn、gp的每一者可接收控制信号pg[1]、pg[2]、pg[3]、pg[4]以及反向控制信号pgb[1]、pgb[2]、pgb[3]、pgb[4]。控制信号pg[1]、pg[2]、pg[3]、pg[4]以及反向控制信号pgb[1]、pgb[2]、pgb[3]、pgb[4]用以控制对应的晶体管的导通或断开状态。
[0074]
请参照图6，图6绘示本发明实施例的三维存储器装置的传输导线的局部立体图。其中，传输导线610以及620为同一导线层的相邻二传输导线。基于本发明针对字线进行分
组，并使不同字线组的字线，通过不同的机制以连接至字线的驱动器。如此一来，相同区域的传输导线的密度可以有效的减小。也就是说，传输导线610与620间的间距可以被拉大，并使传输导线610的线宽wh可以被增加。另外，本发明实施例并可提升传输导线610的线高ht。如此一来，传输导线610的等效电阻可以有效的被减小，提升字线信号的传输效率。
[0075]
以下请参照图7，图7绘示本发明实施例的三维存储器装置中，字线的驱动机制的示意图。在本实施例中，三维存储器装置通过电压移位器720以及驱动器710来提供字线信号wls至存储单元阵列701的选中字线上。其中，驱动器710包括晶体管m1以及m2。晶体管m1以及m2相互串联耦接。晶体管m1接收电压移位器720所提供的共同字线电压gwl，并在根据控制信号pg而被导通时，使字线信号wls等于共同字线电压gwl，并启动对应的存储单元的存取动作。
[0076]
本实施例中的电压移位器720包括晶体管m3～m6以及反向器iv。晶体管m3、m4的第一端接收电压v1，晶体管m3、m4的控制端分别耦接至晶体管m4、m3的第二端。晶体管m5串接在晶体管m3与参考接地电压vss间，晶体管m6则串接在晶体管m4与参考接地电压vss间。反向器iv则串接在晶体管m5以及m6的控制端间。反向器iv接收输入信号in，并提供输出信号至晶体管m5控制端。
[0077]
在动作细节上，当输入信号为逻辑1时，晶体管m6被导通，而晶体管m5被截止。被导通的晶体管m6可拉低晶体管m3的控制端上的电压至参考接地电压vss，并使晶体管m3被导通，此时晶体管m4被截止。被导通的晶体管m3则可使共同字线电压gwl被拉升至等于电压v1。在当输入信号为逻辑0，晶体管m6被截止，但晶体管m5根据反向器iv的输出信号而到导通。被导通的晶体管m5可提供参考接地电压vss至晶体管m4的控制端，并使晶体管m4被导通。被导通的晶体管m4可使晶体管m3的控制端接收电压v1，而使晶体管m3被截止。因此，基于被截止的晶体管m3以及被导通的晶体管m5，共同字线电压gwl被拉低至等于参考接地电压vss。
[0078]
关于上述电压移位器720的电路细节仅只是说明用的范例。本领域普通技术人员所熟知的其他种类的电压移位器(level shifter)也可以应用于本发明，没有特定的限制。
[0079]
附带一提的，本实施例的存储单元阵列701为三维排列的与门快闪存储单元阵列。
[0080]
以下请参照图8，图8绘示本发明实施例的三维存储器装置的字线的布局路径示意图。在图8中，字线l1可通过传输路径path1以连接至开关sw11，并通过开关sw11以连接至共用字线电压gwl的源头。字线l2则可通过传输路径path2以连接至开关sw12，并通过开关sw12以连接至共用字线电压gwl的源头。其中，传输路径path1在传输导线wbm3-1上具有相对短的传输距离，但传输路径path1在开关sw11与共用字线电压gwl的源头则可具有相对长的传输距离。相对的，传输路径path2在传输导线wbm3-2上具有相对长的传输距离，但传输路径path2在开关sw12与共用字线电压gwl的源头则具有相对短的传输距离。因此，可以得知，传输路径path1以及传输路径path2的长度实质上可以是相等的。也就是说，本发明实施例的字线l1、l2可以具有实质上相同的电容、电阻负载，可使字线信号的信号品质具有一定的均匀性。
[0081]
请参照图9，图9为本发明实施例的三维存储器装置的存储单元阵列的示意图。三维存储器装置900包括存储单元阵列ma1以及ma2。存储单元阵列ma1包括存储单元m11-1～m22-1，存储单元阵列ma2则包括存储单元m11-2～m22-2。其中，在存储单元阵列ma1中，相同
行的存储单元mc11-1、mc12-1耦接相同的源极线sln以及位线bln，但分别耦接不同的字线wl1、wl2；相同行的存储单元mc21-1、mc22-1耦接相同的源极线sln+1以及位线bln+1，但分别耦接不同的字线wl1、wl2。此外，相同列的存储单元mc11-1、mc21-1耦接相同的字线wl1，但分别耦接不同的源极线sln、sln+1以及不同的位线bln、bln+1；相同列的存储单元mc12-1、mc22-1耦接相同的字线wl2，但分别耦接不同的源极线sln、sln+1以及不同的位线bln、bln+1。
[0082]
在本实施例中，存储单元阵列ma2与存储单元阵列ma1的存储单元排列方式相同，在此不多赘述。值得一提的，存储单元阵列ma2与存储单元阵列ma1可共用源极线sln、sln+1以及位线bln、bln+1，但耦接至相互独立的字线wl1、wl2以及wl3、wl4。
[0083]
本实施例的存储单元m11-1～m22-1以及m11-2～m22-2为快闪存储单元。根据存储单元m11-1～m22-1以及m11-2～m22-2的排列方式，存储单元阵列ma1与存储单元阵列ma2存储单元排列方式为与门快闪存储(and type flash memory)单元阵列。
[0084]
综上所述，本发明的三维存储器装置中，通过使字线区分为多个字线组，并使多个字线组分别通过不同的下阶梯方式，以在多个导线层中的传输导线中进行布局。如此一来，字线的布局可以简单化。在大量的字线的布局需求中，除可快速简单的完成布局度作外，另可降低单位区域中的传输导线的密度，提升传输导线的电气特性，提升三维存储器装置的存取效率。

技术特征：

1.一种三维存储器装置，其特征在于，包括：多条字线，区分为多个字线组；多个第一开关，接收一共同字线电压；多个第二开关，接收至一参考接地电压；以及n个导线层，n为大于1的正整数，其中，在这些导线层中：第一导线层的多条传输导线与第二导线层的多条传输导线相连接，该第一导线层的这些传输导线分别耦接至这些第一开关以及这些第二开关，在这些字线组中：第一个字线组通过该第二导线层以连接该第一导线层，第i个字线组依序通过第i+1导线层至该第二导线层以连接该第一导线层，其中n＞i＞1。2.根据权利要求1所述的三维存储器装置，其特征在于，该第一导线层的这些传输导线通过多个贯通阵列导电结构以分别与该第二导线层的这些传输导线相连接。3.根据权利要求2所述的三维存储器装置，其特征在于，该第一导线层的这些传输导线沿一第一方向延伸以分别连接至这些第一开关以及这些第二开关，该第二导线层的这些传输导线沿一第二方向延伸以分别连接至这些贯通阵列导电结构，其中该第一方向与该第二方向不相同。4.根据权利要求1所述的三维存储器装置，其特征在于，该第n导线层至该第二导线层的这些传输导线的延伸方向相同。5.根据权利要求1所述的三维存储器装置，其特征在于，该第一个字线组通过对应第n个导线层至第三个导线层的多个接触窗以连接至该第二导线层。6.根据权利要求1所述的三维存储器装置，其特征在于，还包括：一共同字电压传输导线，通过多个第一导电通孔结构以分别耦接至多个共同字线；以及一参考接地电压传输导线，通过多个第二导电通孔结构以分别耦接至多个参考接地线，其中这些共同字线分别提供该共同字线电压至这些第一开关，这些参考接地线分别提供该参考接地电压至这些第二开关。7.根据权利要求6所述的三维存储器装置，其特征在于，该共同字电压传输导线与该参考接地电压传输导线的延伸方向与该第二导线层的这些传输导线的延伸方向相同。8.根据权利要求1所述的三维存储器装置，其特征在于，这些第一开关分别与这些第二开关相互串接以形成多个驱动器，这些驱动器分别受控于多个控制信号。9.根据权利要求8所述的三维存储器装置，其特征在于，还包括：多个第三开关，分别耦接至这些驱动器的输出端，并共同耦接至该共同字线，这些第三开关分别受控于多个反向控制信号。10.根据权利要求9所述的三维存储器装置，其特征在于，各该第一开关为一第一晶体管，各该第二开关为一第二晶体管，该第一晶体管的第一端接收该共同字线电压，该第一晶体管的第二端耦接至该第二晶体管的第一端，该第二晶体管的第二端接收该参考接地电压，该第一晶体管与该第二晶体管的控制端共同接收对应的各该控制信号。
11.根据权利要求10所述的三维存储器装置，其特征在于，各该第三开关为一第三晶体管，该第三晶体管的第一端接收该共同字线电压，该第三晶体管的第二端耦接至该第二晶体管的第一端，该第三晶体管的控制端接收对应的各该反向控制信号。12.根据权利要求11所述的三维存储器装置，其特征在于，该第一晶体管为p型晶体管，该第二晶体管以及该第三晶体管为n型晶体管。13.根据权利要求11所述的三维存储器装置，其特征在于，该第一晶体管、该第二晶体管以及该第三晶体管的源极以及漏极上具有沟道结构的接触窗。14.根据权利要求8所述的三维存储器装置，其特征在于，还包括：多个电压移位器，耦接至该驱动器，用以产生这些控制信号。15.根据权利要求14所述的三维存储器装置，其特征在于，这些驱动器区分为一第一驱动器组以及一第二驱动器组，该第一驱动器组以及该第二驱动器组分别设置在这些电压移位器的布局区域的两相对侧边。16.根据权利要求1所述的三维存储器装置，其特征在于，这些字线分别至这些第一开关的多个信号传输路径的长度相同。17.根据权利要求1所述的三维存储器装置，其特征在于，这些第一开关被区分为m个第一开关组，这些第二开关被区分为p个第二开关组，这些第一开关组分别与这些第二开关组交错设置，m以及p为正整数。18.根据权利要求17所述的三维存储器装置，其特征在于，p大于或等于m。19.根据权利要求1所述的三维存储器装置，其特征在于，该第二导线层至该第n导线层的这些传输导线为长条型或l型。20.根据权利要求1所述的三维存储器装置，其特征在于，还包括：一存储单元阵列，耦接至这些字线，其中该存储单元阵列为与门快闪存储单元阵列。

技术总结

本发明提供一种三维存储器装置，如三维与门快闪存储器(3D ANDFlash memory)装置。三维存储器装置包括多条字线、多个第一开关、多个第二开关以及N个导线层，N为大于1的正整数。字线区分为多个字线组。第一开关接收共同字线电压。第二开关接收至参考接地电压。第一个字线组通过第二导线层以连接第一导线层，第i个字线组依序通过第i+1导线层至该第二导线层以连接第一导线层，其中N＞i＞1。其中N＞i＞1。其中N＞i＞1。