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用于执行测试的半导体器件和半导体系统的制作方法

用于执行测试的半导体器件和半导体系统
1.相关申请的交叉引用
2.本技术要求于2021年9月17日提交的韩国专利申请第10-2021-0124926号的优先权，其整体内容通过引用合并于此。
技术领域
3.本公开的实施方式涉及用于执行测试的半导体器件和半导体系统。

背景技术：

4.通常，半导体器件可以执行各种内部操作，包括写入操作或读取操作等。当执行写入操作时，半导体器件可以接收数据并且将数据存储在存储块中，并且可以在执行读取操作时输出存储在存储块中的数据。由于当在半导体器件中执行的内部操作中存在错误时半导体器件的可靠性无法被保证，因此向半导体器件提供用于确定各种内部操作是否被正常执行的测试。

技术实现要素：

5.根据本发明的实施方式，提供了一种半导体器件，其包括：测试命令生成电路，其当进入测试模式时生成测试写入命令和测试读取命令；以及输入/输出控制电路，其控制包括多个存储体(bank)的存储块(memory block)，使得基于测试写入命令而对多个存储体同时执行写入操作以及基于测试读取命令而对多个存储体同时执行读取操作。
6.此外，根据本发明的另一实施方式，提供了一种半导体系统，其包括：控制器，输出外部控制信号与输入数据并且接收输出数据；以及半导体器件，其在基于外部控制信号而进入的测试模式中对多个存储体同时执行写入操作，以及将通过在测试模式中对多个存储体同时执行读取操作而生成的输出数据施加到控制器。
附图说明
7.图1是示出根据本公开的实施方式的半导体系统的配置的框图。
8.图2是示出根据本公开的实施方式的半导体器件的配置的框图。
9.图3是示出根据本公开的实施方式的存储块和输入/输出控制电路的配置的框图。
10.图4是示出根据本公开的实施方式的第一反相控制信号生成电路的电路图。
11.图5是示出根据本公开的实施方式的第二反相控制信号生成电路的电路图。
12.图6是示出根据本公开的实施方式的输入/输出线感测放大器的配置的框图。
13.图7是示出根据本公开的实施方式的输出数据生成电路的电路图。
14.图8至图16是示出当根据本公开的实施方式的半导体器件进入第二测试模式时半导体器件的操作的示图。
15.图17是示出根据本公开的另一实施方式的半导体器件的配置的框图。
具体实施方式
16.在以下实施方式的描述中，当参数被称为“预先确定的”时，旨在意指当参数用在处理或算法中时参数的值是预先确定的。该参数的值可以在处理或算法开始时设置，也可以在处理或算法执行期间设置。
17.将理解的是，尽管在此使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于区分一个元件与另一个元件，并不旨在暗示元件的顺序或数量。因此，一些实施方式中的第一元件在其他实施方式中可被称为第二元件，不偏离本公开的教导。
18.此外，将理解，当一个元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到该另一元件，或者可以存在中间元件。相反，当一个元件被称为“直接连接”或“直接耦接”到另一元件时，不存在中间元件。
19.逻辑“高”电平和逻辑“低”电平可用于描述电信号的逻辑电平。具有逻辑“高”电平的信号可以区别于具有逻辑“低”电平的信号。例如，当具有第一电压的信号对应具有逻辑“高”电平的信号时，具有第二电压的信号对应具有逻辑“低”电平的信号。在一个实施方式中，逻辑“高”电平的电压电平可以被设置为高于逻辑“低”电平的电压电平。此外，信号的逻辑电平可以根据实施方式被设置为不同或相反。例如，在一个实施方式中具有逻辑“高”电平的某个信号在另一实施方式中可以被设置为具有逻辑“低”电平。
[0020]“逻辑比特位组”可以指信号中包括的比特位的逻辑电平的组合。当信号中包括的各比特位的逻辑电平改变时，信号的逻辑比特位组可以被不同地设置。例如，当信号包括两个比特位并且该信号中包括的两个比特位各自的逻辑电平为逻辑“低”电平和逻辑“低”电平时，可以将该信号的逻辑比特位组设置为第一逻辑比特位组，而当该信号中包括的两个比特位各自的逻辑电平为逻辑“低”电平和逻辑“高”电平时，可以将该信号的逻辑比特位组设置为第二逻辑比特位组。
[0021]
下面将参考附图详细描述本公开的各实施方式。然而，此处描述的实施方式仅用于说明目的，并不旨在限制本公开的范围。
[0022]
图1是示出根据本公开的实施方式的半导体系统1的配置的框图。如图1所示，半导体系统1可以包括控制器11和半导体器件13。
[0023]
控制器11可以包括第一控制引脚11_1和第二控制引脚11_3。半导体器件13可以包括第一器件引脚13_1和第二器件引脚13_3。控制器11可以通过连接在第一控制引脚11_1和第一器件引脚13_1之间的第一传输线12_1将外部控制信号ca传送到半导体器件13。在本实施方式中，外部控制信号ca可以包括命令和地址，但这仅是示例，并且本公开不限于此。第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1的组合可以是一个组，用于传送外部控制信号ca。可以存在基于外部控制信号ca的比特位数目来实现的一个或更多个组。控制器11可以通过连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3将输入数据din传送到半导体器件13。控制器11可以通过连接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3接收输出数据dout和反相输出数据doutb。与第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1的组合类似，第二控制引脚11_3、第二传输线12_3、第二器件引脚13_3的组合的实现可以基于传送的数据的比特位数目而变化。
[0024]
半导体器件13可以包括测试模式信号生成电路(tm gen)111，其基于外部控制信
号ca而生成用于进入第一测试模式的第一测试模式信号tm1(图2)和用于进入第二测试模式的第二测试模式信号tm2(图2)。半导体器件13可以包括测试命令生成电路(tcmd gen)113，在进入第二测试模式时测试命令生成电路(tcmd gen)113生成被顺次激活以对多个存储体bk1和bk2(图3)顺次执行写入操作和读取操作的测试写入命令tw_c(图2)和测试读取命令tr_c(图2)。半导体器件13可以包括测试地址生成电路(tadd gen)115，当在第二测试模式中执行写入操作或读取操作时，测试地址生成电路(tadd gen)115生成测试存储块地址tmb(图2)、测试行地址trad(图2)和测试列地址tcad(图3)。半导体器件13可以包括当在第二测试模式中执行写入操作时同时向多个存储体bk1和bk2(图3)分别输入从输入数据din生成的具有不同相位的写入数据wd1和wd2(图3)的输入/输出控制电路(i/o cnt)123。半导体器件13可以包括当在第二测试模式中执行读取操作时通过感测并放大从多个存储体bk1和bk2(图3)同时输出的具有不同相位的读取数据rd1和rd2(图3)来生成输出数据dout(图2)和反相输出数据doutb(图2)的所述输入/输出控制电路123。
[0025]
图2是示出根据本公开的实施方式的半导体器件13a的配置的框图。如图2所示，半导体器件13a可以包括测试模式信号生成电路(tm gen)111、测试命令生成电路(tcmd gen)113、测试地址生成电路(tadd gen)115、行控制电路(rcnt)117、列控制电路(ccnt)119、存储块(mb)121和输入/输出控制电路(i/o cnt)123。
[0026]
测试模式信号生成电路111可以连接到第一器件引脚13_1、测试命令生成电路113和输入/输出控制电路123。测试模式信号生成电路111可以从第一器件引脚13_1接收外部控制信号ca。测试模式信号生成电路111可以基于外部控制信号ca生成第一测试模式信号tm1和第二测试模式信号tm2。测试模式信号生成电路111可以将第二测试模式信号tm2施加到测试命令生成电路113。测试模式信号生成电路111可以将第一测试模式信号tm1和第二测试模式信号tm2施加到输入/输出控制电路123。第一测试模式信号tm1可以被激活以进入第一测试模式。可以进入第一测试模式以便将被反相的输入数据din输入到存储块121中包括的每一个存储体bk1和bk2(图3)中。第二测试模式信号tm2可以被激活以便进入第二测试模式。可以进入第二测试模式以便对存储块121中包括的多个存储体bk1和bk2(图3)顺次执行写入操作和读取操作。在第二测试模式中，写入操作可以通过同时向存储块121中包括的多个存储体bk1和bk2(图3)分别输入具有不同相位的数据来执行。在第二测试模式中，可以通过同时输出存储块121中包括的多个存储体bk1和bk2(图3)中的各存储体中存储的具有不同相位的数据来执行读取操作。作为示例，测试模式信号生成电路111可以生成当外部控制信号ca中包括的比特位是第一逻辑比特位组时被激活的第一测试模式信号tm1，并且可以生成当外部控制信号ca中包括的比特位是第二逻辑比特位组时被激活的第二测试模式信号tm2。可以根据实施方式以各种方式设置外部控制信号ca中包括的比特位数目、第一逻辑比特位组和第二逻辑比特位组。
[0027]
测试命令生成电路113可以连接到测试模式信号生成电路111、测试地址生成电路115和输入/输出控制电路123。测试命令生成电路113可以从测试模式信号生成电路111接收第二测试模式信号tm2。测试命令生成电路113可以基于第二测试模式信号tm2生成测试写入命令tw_c和测试读取命令tr_c。当第二测试模式信号tm2被激活而进入第二测试模式时，测试命令生成电路113可以顺次激活测试写入命令tw_c和测试读取命令tr_c，以便对存储块121中包括的多个存储体bk1和bk2(图3)顺次执行写入操作和读取操作。在第二测试模
式中，测试写入命令tw_c可以被激活以便同时向存储块121中包括的多个存储体bk1和bk2(图3)中的各存储体输入具有不同相位的数据。在第二测试模式中，测试读取命令tr_c可以被激活以同时输出存储块121中包括的存储体bk1和bk2(图3)中的各存储体中存储的具有不同相位的数据。测试命令生成电路113可以将测试写入命令tw_c和测试读取命令tr_c施加到测试地址生成电路115和输入/输出控制电路123。在该实施方式中，测试命令生成电路113可以被设置为在第二测试模式信号tm2被激活时生成激活的测试写入命令tw_c和测试读取命令tr_c一次，但不限于此。在另一实施方式中，测试命令生成电路113可以被设置为在第二测试模式信号tm2被激活时生成激活的测试写入命令tw_c和测试读取命令tr_c两次或更多次。
[0028]
测试地址生成电路115可以连接到第一器件引脚13_1、测试命令生成电路113、行控制电路117、列控制电路119和输入/输出控制电路123。测试地址生成电路115可以从第一器件引脚13_1接收外部控制信号ca。测试地址生成电路115可以从测试命令生成电路113接收测试写入命令tw_c和测试读取命令tr_c。测试地址生成电路115可以基于外部控制信号ca、测试写入命令tw_c和测试读取命令tr_c生成测试存储块地址tmb、测试行地址trad和测试列地址tcad。测试地址生成电路115可以将测试存储块地址tmb和测试行地址trad施加到行控制电路117。测试地址生成电路115可以将测试列地址tcad施加到列控制电路119。测试地址生成电路115可以将测试存储块地址tmb施加到输入/输出控制电路123。
[0029]
当接收到在第二测试模式中针对写入操作而被激活的测试写入命令tw_c时，测试地址生成电路115可以生成测试存储块地址tmb、测试列地址tcad和测试行地址trad，以便同时向存储块121中包括的多个存储体bk1和bk2(图3)中的各存储体输入具有不同相位的数据。测试存储块地址tmb可被激活以便选择具有在第二测试模式中被同时执行写入操作的存储体bk1和bk2(图3)的存储块121。测试行地址trad可以被设置为使得包括具有用于选择在第二测试模式中被同时执行写入操作的存储体bk1和bk2(图3)中包括的字线(未示出)的逻辑比特位组的比特位。测试列地址tcad可以被设置为使得包括具有用于选择在第二测试模式中被同时执行写入操作的存储体bk1和bk2(图3)中包括的位线(未示出)的逻辑比特位组的比特位。
[0030]
当接收到在第二测试模式中针对读取操作而激活的测试读取命令tr_c时，测试地址生成电路115可以生成测试存储块地址tmb、测试列地址tcad和测试行地址trad，以便同时输出存储块121中包括的多个存储体bk1和bk2(图3)中存储的具有不同相位的数据。测试存储块地址tmb可被激活以便选择具有在第二测试模式中被同时执行读取操作的存储体bk1和bk2(图3)的存储块121。测试行地址trad可以被设置为使得包括具有用于选择在第二测试模式中被同时执行读取操作的存储体bk1和bk2(图3)中包括的字线(未示出)的逻辑比特位组的比特位。测试列地址tcad可以被设置为使得包括具有用于选择在第二测试模式中被同时执行读取操作的存储体bk1和bk2(图3)中包括的位线(未示出)的逻辑比特位组的比特位。
[0031]
行控制电路117可以连接到测试地址生成电路115和存储块121。行控制电路117可以从测试地址生成电路115接收测试存储块地址tmb和测试行地址trad。行控制电路117可以基于测试存储块地址tmb选择具有在第二测试模式中被同时执行写入操作的存储体bk1和bk2(图3)的存储块121。基于测试行地址trad，行控制电路117可以选择在第二测试模式
中被同时执行写入操作的存储体bk1和bk2(图3)中包括的字线(未示出)。基于测试存储块地址tmb，行控制电路117可以选择具有在第二测试模式中被同时执行读取操作的存储体bk1和bk2(图3)的存储块121。基于测试行地址trad，行控制电路117可以选择在第二测试模式中被同时执行读取操作的存储体bk1和bk2(图3)中的字线(未示出)。
[0032]
列控制电路119可以连接到测试地址生成电路115和输入/输出控制电路123。列控制电路119可以从测试地址生成电路115接收测试列地址tcad。列控制电路119可以控制输入/输出控制电路123，使得基于测试列地址tcad来选择在第二测试模式中被同时执行写入操作的存储体bk1和bk2(图3)中包括的位线(未示出)。基于测试列地址tcad，列控制电路119可以控制输入/输出控制电路123，使得选择在第二测试模式中被同时执行读取操作的存储体bk1和bk2(图3)中包括的位线。
[0033]
存储块121可以连接到行控制电路117和输入/输出控制电路123。存储块121可以包括在第二测试模式中被同时执行读取操作或写入操作的存储体bk1和bk2(图3)。当在第二测试模式中同时执行写入操作或读取操作时，通过接收测试存储块地址tmb的行控制电路117可以选择存储块121。尽管在该示例中示出了一个存储块121，但是可以根据实施方式实现多个存储块(121)。当在第二测试模式中同时执行写入操作或读取操作时，通过接收测试行地址trad的行控制电路117可以选择存储体bk1和bk2(图3)中包括的字线(未示出)。当在第二测试模式中同时执行写入操作或读取操作时，通过接收测试列地址tcad的列控制电路119和输入/输出控制电路123可以选择存储体bk1和bk2(图3)中包括的位线(未示出)。
[0034]
输入/输出控制电路123可以连接到测试模式信号生成电路111、测试命令生成电路113、测试地址生成电路115、列控制电路119、存储块121和全局输入/输出线gio。输入/输出控制电路123可以从测试模式信号生成电路111接收第一测试模式信号tm1和第二测试模式信号tm2。输入/输出控制电路123可以从测试命令生成电路113接收测试写入命令tw_c和测试读取命令tr_c。输入/输出控制电路123可以从测试地址生成电路115接收测试存储块地址tmb。当在第二测试模式中执行写入操作时，输入/输出控制电路123可以从通过全局输入/输出线gio接收到的输入数据din生成具有不同相位的写入数据wd1和wd2(图3)。当在第二测试模式中执行写入操作时，输入/输出控制电路123可以同时向多个存储体bk1和bk2(图3)分别输入从输入数据din生成的具有不同相位的写入数据wd1和wd2(图3)。当在第二测试模式中执行读取操作时，输入/输出控制电路123可以感测并放大从图3的多个存储体bk1和bk2同时输出的具有不同相位的读取数据rd1和rd2以生成输出数据dout和反相输出数据doutb。输入/输出控制电路123可以通过全局输入/输出线gio将输出数据dout和反相输出数据doutb输出到第二器件引脚13_3。
[0035]
图3是示出根据本公开的实施方式的存储块121a和输入/输出控制电路123a的配置的框图。
[0036]
如所示(图3)，存储块121a可以包括第一存储体bk1和第二存储体bk2。当在第二测试模式中执行写入操作时，第一存储体bk1可以接收并存储第一写入数据wd1。在该实施方式中，第一写入数据wd1可以被生成为具有与输入数据din相同的相位。当在第二测试模式中执行写入操作时，第二存储体bk2可以接收并存储第二写入数据wd2。在该实施方式中，第二写入数据wd2可以被生成为具有与输入数据din的相位相反的相位。第一存储体bk1可以在第二测试模式中执行读取操作之前输出在第二测试模式中执行写入操作时存储的第一
写入数据wd1作为第一读取数据rd1。第二存储体bk2可以在第二测试模式中执行读取操作之前输出在第二测试模式中执行写入操作时存储的第二写入数据wd2作为第二读取数据rd2。
[0037]
如图3所示，输入/输出控制电路123a可以包括第一反相控制信号生成电路(ivt1gen)221、第一写入驱动器(wt drv1)223、第二反相控制信号生成电路(ivt2gen)225、第二写入驱动器(wt drv2)227和输入/输出线感测放大器(iosa)229。
[0038]
第一反相控制信号生成电路221可以连接到第一写入驱动器223。第一反相控制信号生成电路221可以基于第一测试模式信号tm1和测试存储块地址tmb来生成第一反相控制信号ivt1。当在进入第一测试模式的状态下测试存储块地址tmb被激活时，第一反相控制信号生成电路221可以生成被激活以将输入数据din反相的第一反相控制信号ivt1。当未进入第一测试模式时或当测试存储块地址tmb被去激活时，第一反相控制信号生成电路221可生成被去激活的第一反相控制信号ivt1。当进入第二测试模式时第一反相控制信号生成电路221可以生成被去激活的第一反相控制信号ivt1。
[0039]
第一写入驱动器223可以通过第一局部输入/输出线lio1连接到第一存储体bk1。第一写入驱动器223可以连接到第一反相控制信号生成电路221。第一写入驱动器223可以从第一反相控制信号生成电路221接收第一反相控制信号ivt1。基于测试写入命令tw_c和第一反相控制信号ivt1，第一写入驱动器223可以从输入数据din生成第一写入数据wd1。当在第二测试模式中对第一存储体bk1执行写入操作时，第一写入驱动器223可以接收激活的测试写入命令tw_c和被去激活的第一反相控制信号ivt1。当在第二测试模式中执行对第一存储体bk1的写入操作时，第一写入驱动器223可以缓冲输入数据din以生成第一写入数据wd1。写入数据wd1可以被生成为具有与输入数据din相同的相位。
[0040]
第二反相控制信号生成电路225可以连接到第二写入驱动器227。第二反相控制信号生成电路225可以基于第一测试模式信号tm1、第二测试模式信号tm2和测试存储块地址tmb来生成第二反相控制信号ivt2。当在进入第一测试模式的状态下激活测试存储块地址tmb时，第二反相控制信号生成电路225可以生成被激活以将输入数据din反相的第二反相控制信号ivt2。当在进入第二测试模式的状态下激活测试存储块地址tmb时，第二反相控制信号生成电路225可以生成被激活以将输入数据din反相的第二反相控制信号ivt2。当未进入第一测试模式和第二测试模式时或者当测试存储块地址tmb被去激活时，第二反相控制信号生成电路225可以生成被去激活的第二反相控制信号ivt2。
[0041]
第二写入驱动器227可以通过第二局部输入/输出线lio2连接到第二存储体bk2。第二写入驱动器227可以连接到第二反相控制信号生成电路225。第二写入驱动器227可以从第二反相控制信号生成电路225接收第二反相控制信号ivt2。基于测试写入命令tw_c和第二反相控制信号ivt2，第二写入驱动器227可以从输入数据din生成第二写入数据wd2。当在第二测试模式中对第二存储体bk2执行写入操作时，第二写入驱动器227可以接收激活的测试写入命令tw_c和激活的第二反相控制信号ivt2。当在第二测试模式中对第二存储体bk2执行写入操作时，第二写入驱动器227可以通过反相缓冲输入数据din来生成第二写入数据wd2。第二写入数据wd2可以被生成为具有与输入数据din的相位相反的相位。
[0042]
输入/输出线感测放大器229可以通过第一局部输入/输出线lio1连接到第一存储体bk1，并且可以通过第二局部输入/输出线lio2连接到第二存储体bk2。当在第二测试模式
中执行读取操作并接收到激活的测试读取命令tr_c时，输入/输出线感测放大器229可以通过第一局部输入/输出线lio1从第一存储体bk1接收第一读取数据rd1，并且可以通过第二局部输入/输出线lio2从第二存储体bk2接收第二读取数据rd2。当在第二测试模式中执行读取操作时，输入/输出线感测放大器229可以感测并放大第一读取数据rd1和第二读取数据rd2以生成输出数据dout和反相输出数据doutb。输入/输出线感测放大器229可以通过全局输入/输出线gio将输出数据dout和反相输出数据doutb输出。
[0043]
图4是示出根据本公开的实施方式的第一反相控制信号生成电路221a的电路图。如图4所示，第一反相控制信号生成电路221a可以包括反相器231、235、237和239，以及传输门233。反相器231可以反相缓冲第一测试模式信号tm1以输出第一测试信号模式信号tm1的反相缓冲信号。当通过不进入第一测试模式而被去激活为逻辑“低”电平的第一测试模式信号tm1被输入时，传输门233可以将测试存储块地址tmb传输到节点nd21。当通过进入第一测试模式而被激活为逻辑“高”电平的第一测试模式信号tm1被输入时，反相器235可以反相缓冲测试存储块地址tmb，以将测试存储块地址tmb的反相缓冲信号输出到节点nd21。反相器237和239可以缓冲节点nd21的信号以输出第一反相控制信号ivt1。当通过进入第一测试模式而被激活为逻辑“高”电平的第一测试模式信号tm1被输入、并且测试存储块地址tmb被激活为逻辑“低”电平时，第一反相控制信号生成电路221a可以生成被激活为逻辑“高”电平的第一反相控制信号ivt1。当通过进入第一测试模式而被去激活为逻辑“低”电平的第一测试模式信号tm1被输入、并且测试存储块地址tmb被激活为逻辑“低”电平时，第一反相控制信号生成电路221a可以生成被去激活为逻辑“低”电平的第一反相控制信号ivt1。在该实施方式中，第一测试模式信号tm1和第一反相控制信号ivt1被激活为逻辑“高”电平，并且测试存储块地址tmb被激活为逻辑“低”电平，但这仅是示例。本公开不限于此。
[0044]
图5是示出根据本公开的实施方式的第二反相控制信号生成电路225a的电路图。如图5所示，第二反相控制信号生成电路225a可以包括反相器241、243、245、247、248和249以及传输门242和246。反相器241可以反相缓冲第二测试模式信号tm2以输出第二测试模式信号tm2的反相缓冲信号。当通过不进入第一测试模式和第二测试模式而被去激活为逻辑“低”电平的第二测试模式信号tm2被输入时，传输门242可以将被去激活为逻辑“低”电平的第一测试模式信号tm1传输到节点nd23。当通过进入第一测试模式而被去激活为逻辑“低”电平的第二测试模式信号tm2被输入时，传输门242可以将被激活为逻辑“高”电平的第一测试模式信号tm1传输到节点nd23。当通过进入第二测试模式而被激活为逻辑“高”电平的第二测试模式信号tm2被输入时，反相器243可以将被去激活为逻辑“低”电平的第一测试模式信号tm1反相缓冲以将第一测试模式信号tm1的反相缓冲信号输出到节点nd23。反相器245可以反相缓冲节点nd23的信号以输出反相缓冲信号。当节点nd23的信号通过不进入第一测试模式和第二测试模式而被生成为逻辑“低”电平时，传输门246可以将测试存储块地址tmb传输到节点nd25。当节点nd23的信号通过进入第一测试模式而被生成为逻辑“高”电平时，反相器235可以反相缓冲测试存储块地址tmb以将测试存储块地址tmb的反相缓冲信号传输到节点nd25。当节点nd23的信号通过进入第二测试模式而生成为逻辑“高”电平时，反相器235可以反相缓冲测试存储块地址tmb以将测试存储块地址tmb的反相缓冲信号输出到节点nd25。反相器248和249可以缓冲节点nd25的信号以生成第二反相控制信号ivt2。当通过进入第一测试模式输入被激活为逻辑“高”电平的第一测试模式信号tm1和被去激活为逻辑“低”电平的第二测试模式信号tm2并且测试存储块地址tmb被激活为逻辑“低”电平时，第二反相控制信号生成电路225a可以生成被激活为逻辑“高”电平的第二反相控制信号ivt2。当通过进入第二测试模式输入被去激活为逻辑“低”电平的第一测试模式信号tm1和被激活为逻辑“高”电平的第二测试模式信号tm2并且测试存储块地址tmb被激活为逻辑“低”电平时，第二反相控制信号生成电路225a可以生成被激活为逻辑“高”电平的第二反相控制信号ivt2。在该实施方式中，尽管第一测试模式信号tm1、第二测试模式信号tm2和第二反相控制信号ivt2被激活为逻辑“高”电平并且测试存储块地址tmb被激活为逻辑“低”电平，但这仅是示例而本公开不限于此。
[0045]
图6是示出根据本公开的实施方式的输入/输出线感测放大器229a的配置的框图。如图6所示，输入/输出线感测放大器229a可以包括输入/输出选通脉冲生成电路251和输出数据生成电路253。
[0046]
输入/输出选通脉冲生成电路251可以连接到输出数据生成电路253。基于测试读取命令tr_c，输入/输出选通脉冲生成电路251可以生成输入/输出选通脉冲iostp和反相输入/输出选通脉冲iostpb。当在第二测试模式中执行读取操作并且接收到被激活为逻辑“高”电平的测试读取命令tr_c时，输入/输出选通脉冲生成电路251可以生成被激活为逻辑“高”电平的输入/输出选通脉冲iostp和被激活为逻辑“低”电平的反相输入/输出选通脉冲iostpb。输入/输出选通脉冲生成电路251可以将输入/输出选通脉冲iostp和反相输入/输出选通脉冲iostpb施加到输出数据生成电路253。在该实施方式中，虽然输入/输出选通脉冲iostp被激活为逻辑“高”电平并且反相输入/输出选通脉冲iostpb被激活为逻辑“低”电平，但是这仅是示例，本公开不限于此。
[0047]
输出数据生成电路253可以连接到输入/输出选通脉冲生成电路251。输出数据生成电路253可以从输入/输出选通脉冲生成电路251接收输入/输出选通脉冲iostp和反相输入/输出选通脉冲iostpb。基于输入/输出选通脉冲iostp和反相输入/输出选通脉冲iostpb，输出数据生成电路253可以感测并放大第一读取数据rd1和第二读取数据rd2以生成输出数据dout和反相输出数据doutb。
[0048]
图7是示出根据本公开的实施方式的输入/输出数据生成电路253a的电路图。如图7所示，输入/输出数据生成电路253a可以包括pmos晶体管261、263、265、267和269，nmos晶体管271、273和275，以及或非(nor)门277和279。pmos晶体管261可以连接在电源电压端vdd和节点nd27之间，并且pmos晶体管261可以基于节点nd26的信号导通。pmos晶体管263可以连接在节点nd27和节点nd28之间，并且pmos晶体管263可以基于节点nd26的信号导通。pmos晶体管265可以连接在电源电压端vdd和节点nd28之间，并且pmos晶体管265可以基于节点nd26的信号导通。pmos晶体管267可以连接在电源电压端vdd和节点nd27之间，并且pmos晶体管267可以基于节点nd28的信号导通。pmos晶体管269可以连接在电源电压端vdd和节点nd28之间，并且pmos晶体管269可以基于节点nd27的信号导通。nmos晶体管271可以连接在节点nd27和节点nd29之间，并且nmos晶体管271可以基于节点nd28的信号导通。nmos晶体管273可以连接在节点nd28和节点nd29之间，并且nmos晶体管273可以基于节点nd27的信号导通。nmos晶体管275可以连接在节点nd29和地电压端vss之间，并且nmos晶体管275可以基于输入/输出选通脉冲iostp导通。或非门277可以接收反相输入/输出选通脉冲iostpb和节点nd27的信号，并且或非门277可以执行或非运算以生成反相输出数据doutb。或非门279可以
接收反相输入/输出选通脉冲iostpb和节点nd28的信号，并且或非门279可以执行或非运算以生成输出数据dout。当在第二测试模式中执行读取操作时，输出数据生成电路253a可以感测并放大第一读取数据rd1和第二读取数据rd2以生成输出数据dout和反相输出数据doutb。
[0049]
图8至图16是示出当根据本公开的实施方式的半导体器件13a进入第二测试模式时半导体器件13a的操作的示图。
[0050]
如图8和图9所示，测试模式信号生成电路111可以对外部控制信号ca进行解码以生成被激活以进入第二测试模式的第二测试模式信号tm2(s111)。测试命令生成电路113可以生成被激活以在第二测试模式中执行写入操作的测试写入命令tw_c(s113)。测试地址生成电路115可以在第二测试模式中针对写入操作生成测试存储块地址tmb、测试列地址tcad和测试行地址trad(s115)。输入/输出控制电路123可以控制存储块121，使得以彼此反相的相位生成的第一写入数据wd1和第二写入数据wd2被输入到通过测试存储块地址tmb、测试列地址tcad和测试行地址trad被访问的第一存储体bk1和第二存储体bk2(s117)。
[0051]
如图10和图11所示，当在第二测试模式中执行写入操作时，第一反相控制信号生成电路221a可以接收被去激活为逻辑“低”电平的第一测试模式信号tm1和被激活为逻辑“低”电平的测试存储块地址tmb以生成被去激活为逻辑“低”电平的第一反相控制信号ivt1。当在第二测试模式中执行写入操作时，第一写入驱动器223可以接收被去激活为逻辑“低”电平的第一反相控制信号ivt1以生成相位与输入数据din相同的第一写入数据wd1。第一存储体bk1可以通过第一局部输入/输出线lio1接收和存储第一写入数据wd1。
[0052]
如图10和图12所示，当在第二测试模式中执行写入操作时，第二反相控制信号生成电路225a可以接收被去激活为逻辑“低”电平的第一测试模式信号tm1、被激活为逻辑“高”电平的第二测试模式信号tm2以及被激活为逻辑“低”电平的测试存储块地址tmb，以生成被激活为逻辑“高”电平的第二反相控制信号ivt2。当在第二测试模式中执行写入操作时，第二写入驱动器227可以接收被激活为逻辑“高”电平的第二反相控制信号ivt2以生成具有与输入数据din的相位反相的相位的第二写入数据wd2。第二存储体bk2可以通过第二局部输入/输出线lio2接收和存储第二写入数据wd2。
[0053]
如图8和图13所示，测试命令生成电路113可以生成被激活以在第二测试模式中执行读取操作的测试读取命令tr_c(s119)。测试地址生成电路115可以在第二测试模式中针对读取操作生成测试存储块地址tmb、测试列地址tcad和测试行地址trad(s121)。输入/输出控制电路123可以控制存储块121，使得从通过测试存储块地址tmb、测试列地址tcad和测试行地址trad被访问的第一存储体bk1和第二存储体bk2分别输出第一读取数据rd1和第二读取数据rd2，第一读取数据rd1具有与第二读取数据rd2的相位相比不同的相位(s123)。输入/输出控制电路123可以感测并放大第一读取数据rd1和第二读取数据rd2以生成输出数据dout和反相输出数据doutb(s125)。
[0054]
如图14所示，当在第二测试模式中执行读取操作时，具有不同相位的第一读取数据rd1和第二读取数据rd2可以从存储块121a中包括的第一存储体bk1和第二存储体bk2分别被输出。当在第二测试模式中执行读取操作时，输入/输出控制电路123a中包括的输入/输出线感测放大器229可以通过第一局部输入/输出线lio1从第一存储体bk1接收第一读取数据rd1并且可以通过第二局部输入/输出线lio2从第二存储体bk2接收第二读取数据rd2。
输入/输出线感测放大器229可以感测并放大第一读取数据rd1和第二读取数据rd2以生成输出数据dout和反相输出数据doutb。输入/输出线感测放大器229可以通过全局输入/输出线gio将输出数据dout和反相输出数据doutb输出。
[0055]
如图15所示，在其中在第二测试模式中执行读取操作并且生成被激活为逻辑“高”电平“h”的输入/输出选通脉冲iostp和被激活为逻辑“低”电平“l”的反相输入/输出选通脉冲iostpb的状态下，当接收到逻辑“高”电平“h”的第一读取数据rd1和逻辑“低”电平“l”的第二读取数据rd2时，节点nd21可以通过pmos晶体管267由电源电压端vdd驱动，并且节点nd23可以通过nmos晶体管273和275由地电压端vss驱动。或非门277可以反相缓冲节点nd21的被感测并放大的信号以生成逻辑“低”电平“l”的反相输出数据doutb。或非门279可以反相缓冲节点nd23的被感测并放大的信号以生成逻辑“高”电平“h”的输出数据dout。
[0056]
如图6所示，在其中在第二测试模式中执行读取操作并且生成被激活为逻辑“高”电平“h”的输入/输出选通脉冲iostp和被激活为逻辑“低”电平“l”的反相输入/输出选通脉冲iostpb的状态下，当接收到逻辑“低”电平“l”的第一读取数据rd1和逻辑“高”电平“h”的第二读取数据rd2时，节点nd21可以通过nmos晶体管271和275由地电压端vss驱动，并且节点nd23可以通过pmos晶体管269由电源电压端vdd驱动。或非门277可以反相缓冲节点nd21的被感测并放大的信号以生成逻辑“高”电平“h”的反相输出数据doutb。或非门279可以反相缓冲节点nd23的被感测并放大的信号以生成逻辑“低”电平“l”的输出数据dout。
[0057]
如上所述，根据本公开的实施方式，半导体器件13a可以同时执行将具有不同相位的第一写入数据wd1和第二写入数据wd2分别输入到存储块121中包括的第一存储体bk1和第二存储体bk2的写入操作。此外，根据本公开的实施方式，半导体器件13a可以同时执行从第一存储体bk1和第二存储体bk2分别输出具有不同的相位的第一读取数据rd1和第二读取数据rd2的读取操作。因此，根据半导体器件13a，用于检查写入操作和读取操作是否正常执行的第二测试模式中的操作能够通过同时对第一存储体bk1和第二存储体bk2执行写入操作和读取操作而被快速地执行。根据本公开的实施方式，控制器11可以检查由半导体器件13a生成的输出数据dout和反相输出数据dout是否具有不同的相位，从而可以检查第二测试模式中的写入操作和读取操作是否被正常执行。
[0058]
图17是示出根据本公开的另一实施方式的半导体器件13b的配置的框图。如图17所示，半导体器件13b可以包括测试模式信号生成电路(tm gen)111、测试命令生成电路(tcmd gen)113、测试地址生成电路(tadd gen)115b、行控制电路(rcnt)117、列控制电路(ccnt)119、存储块(mb)121和输入/输出控制电路(i/o cnt)123。
[0059]
测试地址生成电路115b可以连接到测试命令生成电路113、行控制电路117、列控制电路119和输入/输出控制电路123。测试地址生成电路115b可以从测试命令生成电路113接收测试写入命令tw_c和测试读取命令tr_c。测试地址生成电路115b可以基于测试写入命令tw_c和测试读取命令tr_c生成测试存储块地址tmb、测试行地址trad和测试列地址tcad。测试地址生成电路115b可以将测试存储块地址tmb和测试行地址trad施加到行控制电路117。测试地址生成电路115b可以将测试列地址tcad施加到列控制电路119。测试地址生成电路115b可以将测试存储块地址tmb施加到输入/输出控制电路123。
[0060]
半导体器件13b可以以与图2所示的半导体器件13a相同的方式实现，除了测试地址生成电路115b生成测试存储块地址tmb、测试行地址trad和测试列地址tcad而与外部控
制信号ca无关之外。因此，由于半导体器件13b中包括的测试模式信号生成电路111、测试命令生成电路113、行控制电路117、列控制电路119、存储块121和输入/输出控制电路123的配置与图2所示的半导体器件13a中包括的测试模式信号生成电路111、测试命令生成电路113、行控制电路117、列控制电路119、存储块121和输入/输出控制电路123的配置相同，因此将省略对配置和操作的详细描述。
[0061]
已经结合如上所述的一些实施方式公开了构思。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，各种修改、添加和替换是可能的。因此，本说明书中公开的实施方式应从说明性的角度而不从限制性的角度来考虑。构思的范围不限于以上描述而是由所附权利要求限定，并且等效范围内的所有显著特征均应被解释为包括在构思中。

技术特征：

1.一种半导体器件，包括：测试命令生成电路，其：当进入测试模式时，生成测试写入命令和测试读取命令；以及输入/输出控制电路，其控制包括多个存储体的存储块，使得基于所述测试写入命令而对所述多个存储体同时执行写入操作以及基于所述测试读取命令而对所述多个存储体同时执行读取操作。2.根据权利要求1所述的半导体器件，其中，所述输入/输出控制电路包括：第一写入驱动器，其基于所述测试写入命令而从输入数据生成第一写入数据；以及第二写入驱动器，其基于所述测试写入命令而从所述输入数据生成第二写入数据。3.根据权利要求2所述的半导体器件，其中，所述存储块包括第一存储体和第二存储体，以及其中，所述输入/输出控制电路将所述第一写入数据施加到所述第一存储体并且将所述第二写入数据施加到所述第二存储体。4.根据权利要求2所述的半导体器件，其中，所述输入/输出控制电路生成所述第一写入数据和所述第二写入数据，所述第一写入数据被设置为与所述第二写入数据的相位相比而不同的相位。5.根据权利要求2所述的半导体器件，其中，所述输入/输出控制电路还包括：第一反相控制信号生成电路，其生成第一反相控制信号，在所述测试模式中所述第一反相控制信号被去激活；以及第二反相控制信号生成电路，其生成第二反相控制信号，在所述测试模式中所述第二反相控制信号被激活。6.根据权利要求5所述的半导体器件，其中，基于所述第一反相控制信号，所述第一写入驱动器缓冲所述输入数据以生成所述第一写入数据，以及其中，基于所述第二反相控制信号，所述第二写入驱动器缓冲所述输入数据以生成所述第二写入数据。7.根据权利要求5所述的半导体器件，其中，基于第一测试模式信号，所述第一反相控制信号生成电路缓冲或反相缓冲测试存储块地址以生成所述第一反相控制信号。8.根据权利要求5所述的半导体器件，其中，基于第一测试模式信号和第二测试模式信号，所述第二反相控制信号生成电路缓冲或反相缓冲测试存储块地址以生成所述第二反相控制信号。9.根据权利要求1所述的半导体器件，其中，所述输入/输出控制电路包括输入/输出线感测放大器，所述输入/输出线感测放大器基于所述测试读取命令感测并放大第一读取数据和第二读取数据以生成输出数据。10.根据权利要求9所述的半导体器件，其中，所述存储块包括第一存储体和第二存储体，以及其中，所述输入/输出线感测放大器接收从所述第一存储体输出的所述第一读取数据并且接收从所述第二存储体输出的所述第二读取数据。11.根据权利要求9所述的半导体器件，其中，所述输入/输出线感测放大器包括：输入/输出选通脉冲生成电路，其基于所述测试读取命令而生成输入/输出选通脉冲；
以及输出数据生成电路，其：基于所述输入/输出选通脉冲，感测并放大所述第一读取数据和所述第二读取数据以生成所述输出数据。12.根据权利要求1所述的半导体器件，还包括测试模式信号生成电路，所述测试模式信号生成电路对外部控制信号进行解码以生成被激活以进入所述测试模式的测试模式信号。13.根据权利要求1所述的半导体器件，还包括测试地址生成电路，所述测试地址生成电路基于所述测试写入命令和所述测试读取命令而从外部控制信号生成测试存储块地址、测试行地址和测试列地址。14.根据权利要求13所述的半导体器件，还包括：行控制电路，其：基于所述测试存储块地址和所述测试行地址，选择所述多个存储体中包括的字线；以及列控制电路，其：基于所述测试列地址，控制所述输入/输出控制电路用于选择所述多个存储体中包括的位线。15.根据权利要求1所述的半导体器件，还包括测试地址生成电路，所述测试地址生成电路基于所述测试写入命令和所述测试读取命令而生成测试存储块地址、测试行地址和测试列地址。16.一种半导体系统，包括：控制器，其输出外部控制信号与输入数据以及接收输出数据；以及半导体器件，其：在基于所述外部控制信号而进入的测试模式中对多个存储体同时执行写入操作，以及将通过在所述测试模式中对所述多个存储体同时执行读取操作而生成的输出数据施加到所述控制器。17.根据权利要求16所述的半导体系统，其中，基于所述输出数据，所述控制器确定所述写入操作和所述读取操作是否被正常执行。18.根据权利要求16所述的半导体系统，其中，所述半导体器件包括：测试命令生成电路，其：当进入所述测试模式时，生成测试写入命令和测试读取命令；以及输入/输出控制电路，其：控制包括所述多个存储体的存储块以基于所述测试写入命令而对所述多个存储体同时执行所述写入操作、以及基于所述测试读取命令而对所述多个存储体同时执行所述读取操作。19.根据权利要求18所述的半导体系统，其中，所述存储块包括第一存储体和第二存储体，其中，所述输入/输出控制电路包括：第一写入驱动器，其基于所述测试写入命令而从所述输入数据生成第一写入数据以将所述第一写入数据施加到所述第一存储体；以及第二写入驱动器，其基于所述测试写入命令而从所述输入数据生成第二写入数据以将所述第二写入数据施加到所述第二存储体，以及其中，所述第一写入数据被设置为与所述第二写入数据的相位相比而不同的相位。20.根据权利要求18所述的半导体系统，
其中，所述存储块包括第一存储体和第二存储体，以及其中，所述输入/输出控制电路包括输入/输出线感测放大器，所述输入/输出线感测放大器基于所述测试读取命令而感测并放大从所述第一存储体输出的第一读取数据和从所述第二存储体输出的第二读取数据以生成所述输出数据。

技术总结

一种半导体器件和一种半导体系统，半导体器件包括当进入测试模式时生成测试写入命令和测试读取命令的测试命令生成电路，以及输入/输出控制电路，该输入/输出控制电路控制存储块，该存储块包括多个存储体，使得基于测试写入命令而对多个存储体同时执行写入操作，以及基于测试读取命令而对多个存储体同时执行读取操作。读取操作。读取操作。