半导体存储器的制作方法

1.本技术实施例涉及存储器件技术领域，特别是涉及一种半导体存储器。

背景技术：

2.半导体存储器是一种利用半导体电路进行存取的存储器，其中，动态随机存取存储器(dynamic random access memory，dram)以其快速的存储速度和高集成度被广泛应用于各个领域。
3.为了获得更高的数据读写可靠性，需要在半导体存储器中设置校验模块，从而校验读取的数据是否准确。目前，校验模块需要占据半导体存储器中的大量空间，从而导致存储器的体积无法进一步缩小。

技术实现要素：

4.基于此，有必要针对现有存储器中校验模块占用的空间较大的问题，提供一种半导体存储器。
5.一种半导体存储器，包括：
6.多个存储阵列；
7.至少一个校验模块，每个所述校验模块均与多个所述存储阵列相对应，所述校验模块用于校验对应的所述存储阵列的数据信息是否发生错误，每个所述校验模块均连接有一组全局数据总线；
8.多个选通电路，所述选通电路分别与所述存储阵列和所述全局数据总线连接，所述选通电路用于控制连接的所述全局数据总线和所述存储阵列之间的数据传输路径的通断。
9.在其中一个实施例中，所述半导体存储器包括两个所述存储阵列和一个所述校验模块，所述存储阵列与所述选通电路一一对应，所述存储阵列通过对应的所述选通电路和所述全局数据总线连接至所述校验模块。
10.在其中一个实施例中，所述半导体存储器包括三个所述存储阵列和一个所述校验模块，所述存储阵列与所述选通电路一一对应，所述存储阵列通过对应的所述选通电路和所述全局数据总线连接至所述校验模块。
11.在其中一个实施例中，所述半导体存储器包括三个所述存储阵列和两个所述校验模块，三个所述存储阵列包括第一阵列、第二阵列和第三阵列，所述第二阵列连接有两个第二选通电路，所述第二选通电路与所述全局数据总线一一对应连接。
12.在其中一个实施例中，所述第二阵列包括第一位线和第二位线，所述第一位线与两个所述第二选通电路中的一个连接，所述第二位线与两个所述第二选通电路中的另一个连接。
13.在其中一个实施例中，所述第一阵列连接有两个第一选通电路，所述第一选通电路与所述全局数据总线一一对应连接；
14.所述第三阵列连接有两个第三选通电路，所述第三选通电路与所述全局数据总线一一对应连接；
15.其中，连接至同一所述全局数据总线的所述第一选通电路、所述第二选通电路和所述第一选通电路分时导通。
16.在其中一个实施例中，所述校验模块包括：
17.编码单元，与所述存储阵列连接，用于接收输入的数据信息，对所述数据信息进行编码以生成写入校验信息，并发送所述数据信息和所述写入校验信息至所述存储阵列；
18.检错单元，与所述存储阵列连接，用于从所述存储阵列中同步读取所述数据信息和所述写入校验信息，并根据所述写入校验信息校验读取的所述数据信息是否发生错误。
19.在其中一个实施例中，所述检错单元还与所述编码单元连接，所述编码单元还用于对读取的所述数据信息进行编码以生成读取校验信息，并发送所述读取校验信息至所述检错单元；
20.所述检错单元用于获取所述写入校验信息和所述读取校验信息，并比对所述写入校验信息和所述读取校验信息以判断读取的所述数据信息是否发生错误。
21.在其中一个实施例中，所述校验模块还包括纠错单元，与所述检错单元连接，用于接收读取的所述数据信息和所述检错单元的比对结果信息，并根据所述比对结果信息更新所述数据信息。
22.在其中一个实施例中，所述半导体存储器还包括选通控制模块，所述选通控制模块用于生成多个选通信号；
23.所述选通电路包括开关管，所述开关管的控制端与所述选通控制模块连接，所述开关管的第一端与所述全局数据总线连接，所述开关管的第二端与所述存储阵列连接，所述开关管用于在所述选通信号的控制下选择导通或断开所述第一端与所述第二端之间的数据传输路径。
24.在其中一个实施例中，所述开关管为高压开关管。
25.在其中一个实施例中，所述开关管高电平导通。
26.在其中一个实施例中，所述半导体存储器还包括至少一个字节数据端口，与所述校验模块一一对应连接，用于接收外部输入的所述数据信息或向外部输出读取的所述数据信息。
27.在其中一个实施例中，所述半导体存储器还包括读写控制模块，分别与所述校验模块和所述全局数据总线连接，所述读写控制模块用于接收读写使能信号，并在所述读写使能信号的控制下选择所述校验模块和对应的所述全局数据总线之间的数据传输方向。
28.上述半导体存储器包括：多个存储阵列；至少一个校验模块，每个所述校验模块均与多个所述存储阵列相对应，所述校验模块用于校验对应的所述存储阵列的数据信息是否发生错误，每个所述校验模块均连接有一组全局数据总线；多个选通电路，所述选通电路分别与所述存储阵列和所述全局数据总线连接，所述选通电路用于控制连接的所述全局数据总线和所述存储阵列之间的数据传输路径的通断。本技术实施例通过控制选通电路，可以控制全局数据总线和每个存储阵列之间的数据传输路径的通断，以使与同一校验模块连接的多个存储阵列分时进行数据信息的读取，而校验模块只需对实时进行读取的校验模块的数据信息进行校验。因此，本技术实施例的半导体存储器可以在采用较少数量的校验模块
的情况下，确保每次数据信息的读取都进行了有效校验，从而提供了一种校验模块占据空间较小的半导体存储器。
附图说明
29.图1为一实施例的半存储块结构的半导体存储器的结构示意图；
30.图2为另一实施例的半存储块结构的半导体存储器的结构示意图；
31.图3为又一实施例的半存储块结构的半导体存储器的结构示意图；
32.图4为一实施例的完整存储块结构的半导体存储器的结构示意图；
33.图5为另一实施例的完整存储块结构的半导体存储器的结构示意图；
34.图6为又一实施例的完整存储块结构的半导体存储器的结构示意图；
35.图7为一实施例的半导体存储器中校验模块的结构示意图。
36.元件标号说明：
37.存储块：10；存储阵列：100；第一阵列：110；第二阵列：120；第三阵列：130；字线：140；第一字线：141；第二字线：142；位线：150；第一位线：151；第二位线：152；列选择线：160；校验模块：200；编码单元：210；检错单元：220；纠错单元：230；选通电路：300；第一选通电路：310；第二选通电路：320；第三选通电路：330；选通控制模块：400；读写控制模块：500；字节数据端口：600；第一字节数据端口：610；第二字节数据端口：620；全局数据总线：700
具体实施方式
38.为了便于理解本技术实施例，下面将参照相关附图对本技术实施例进行更全面的描述。附图中给出了本技术实施例的首选实施例。但是，本技术实施例可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本技术实施例的公开内容更加透彻全面。
39.除非另有定义，本文所使用的所有的技术和科学术语与属于本技术实施例的技术领域的技术人员通常理解的含义相同。本文中在本技术实施例的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本技术实施例。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
40.图1为一实施例的半存储块结构的半导体存储器的结构示意图，参考图1，在本实施例中，半导体存储器包括多个存储阵列100、至少一个校验模块200和多个选通电路300。
41.多个存储阵列100用于存储数据，从而实现半导体存储器的存储功能。具体地，存储阵列100中包括字线、位线和存储单元，存储单元中还进一步包括存储电容和晶体管，晶体管的控制端与字线连接，晶体管的第一端与存储电容连接，晶体管的第二端与位线连接。当字线控制晶体管导通时，存储电容与位线之间导通，从而实现数据信息的读写，即，当进行数据信息的读取时，存储电容将存储的数据信息传输至位线；当进行数据信息的写入时，位线将待写入的数据信息发送至存储电容。
42.每个校验模块200均与多个存储阵列100相对应，校验模块200用于校验对应的存储阵列100的数据信息是否发生错误，即每个校验模块200用于校验多个存储阵列100的数据信息，从而实现校验模块200数量的优化，每个校验模块200均连接有一组全局数据总线700，校验模块200通过全局数据总线700实现数据信息的发送和接收。
43.选通电路300分别与存储阵列100和全局数据总线700连接，选通电路300用于控制连接的全局数据总线700和存储阵列100之间的数据传输路径的通断。具体地，在同一时刻，选通电路300控制全局数据总线700与多个存储阵列100中的至多一个导通。由于在本实施例中，全局数据总线700与校验模块200连接，所以全局数据总线700和存储阵列100之间的数据传输路径的通断情况，即是与校验模块200和存储阵列100之间的数据传输路径的通断情况。因此，当选通电路300导通时，全局数据总线700与存储阵列100之间的数据传输路径导通，相应地，校验模块200和存储阵列100之间的数据传输路径导通；当选通电路300断开时，全局数据总线700与存储阵列100之间的数据传输路径断开，相应地，校验模块200和存储阵列100之间的数据传输路径断开。
44.在本实施例中，半导体存储器包括：多个存储阵列100；至少一个校验模块200，每个所述校验模块200均与多个所述存储阵列100相对应，所述校验模块200用于校验对应的所述存储阵列100的数据信息是否发生错误，每个所述校验模块200均连接有一组全局数据总线700；多个选通电路300，所述选通电路300分别与所述存储阵列100和所述全局数据总线700连接，所述选通电路300用于控制连接的所述全局数据总线700和所述存储阵列100之间的数据传输路径的通断。本实施例通过控制选通电路300，可以控制全局数据总线700和每个存储阵列100之间的数据传输路径的通断，以使与同一校验模块200连接的多个存储阵列100分时进行数据信息的读取，而校验模块200只需对实时进行读取的校验模块200的数据信息进行校验。因此，本实施例的半导体存储器可以在采用较少数量的校验模块200的情况下，确保每次数据信息的读取都进行了有效校验，从而提供了一种校验模块200占据空间较小的半导体存储器。
45.进一步地，继续参考图1，半导体存储器还包括至少一个字节数据端口600，字节数据端口600与校验模块200一一对应连接，字节数据端口600用于接收外部输入的数据信息或向外部输出读取的数据信息。图1中示出了两个字节数据端口600和两个存储块10，两个字节数据端口600具体包括第一字节数据端口610和第二字节数据端口620，每个存储块10包括多个存储阵列100，字节数据端口600、校验模块200与存储块10一一对应连接，即每个存储块10中的多个存储阵列100均连接至同一校验模块200，再经由校验模块200连接至同一字节数据端口600。需要注意的是，上述字节数据端口600与校验模块200仅用于说明，本发明实施例也不限于此，在其他实施例中，字节数据端口600也可不与校验模块200一一对应，例如多个字节数据端口600与一个校验模块200对应，本领域内技术人员可根据需要自行选择，另外本实施例中的存储块10可以是一个完整的存储体(bank)，也可以是存储体(bank)的一半，还可以是其他，本实施例对此不作限制。
46.每个字节数据端口600可以用于传输8位输入数据，即，第一字节数据端口610用于传输dq《0:7》，第一字节数据端口610用于传输dq《8:15》，半导体存储器可以根据外部设备的参数性能，选择采用半存储块结构进行数据信息的存储。以第一字节数据端口610为例，当进行数据信息的写入时，外部设备将8位的待写入数据发出，并经由第一字节数据端口610传输至与之相连的两个存储阵列100中的一个；当进行数据信息的读取时，从与第一字节数据端口610相连的两个存储阵列100中的一个读取8位的数据，并经由第一字节数据端口610传输至外部设备。第二字节数据端口620的数据传输方式与第一字节数据端口610相同，此处不再进行赘述。需要注意的是，由于现在存储器的预取(或突发)功能的设计，在外
部设备与存储器的每个字节数据端口的每次通信时，可传输多次8位数据，本发明实施例不限于此。
47.图2为另一实施例的半存储块结构的半导体存储器的结构示意图，需要说明的是，由于在本实施例中不同字节数据端口600对应的校验模块200和存储阵列100的连接方式相同，为了简化附图，图2中只示出了与一个字节数据端口600连接的校验模块200和存储阵列100并进行说明，其他字节数据端口600的连接方式可参考图2，在其他半存储块结构的实施例的附图中也进行了相同的简化，在其他实施例中将不再进行赘述。
48.参考图2，在本实施例中，半导体存储器包括两个存储阵列100和一个校验模块200，存储阵列100与选通电路300一一对应，存储阵列100通过对应的选通电路300和全局数据总线700连接至校验模块200。两个存储阵列100分别为第一阵列110和第二阵列120，第一阵列110通过第一选通电路310连接至全局数据总线700，第二阵列120通过第二选通电路320连接至全局数据总线700。校验模块200通过多条数据传输线与字节数据端口600连接，图2中只示出3条数据传输线，但可以理解的是，数据传输线的数量可以不局限于3条，例如可以为1条，也可以为8条等。
49.具体地，在同一时刻，第一选通电路310和第二选通电路320中的至多一个导通。即，当图2的校验模块200对应的字节数据端口600进行数据传输时，经由数据传输线在字节数据端口600和校验模块200之间传输数据信息，校验模块200开启，第一选通电路310和第二选通电路320中的一个导通，从而使第一阵列110或第二阵列120进行数据信息的读写；当对应的字节数据端口600不进行数据传输时，数据传输线不用于传输数据信息，校验模块200关闭，第一选通电路310和第二选通电路320均断开，从而使第一阵列110或第二阵列120处于待机状态，不进行数据信息的读写。
50.在本实施例中，通过选通电路300选择导通校验模块200和两个存储阵列100中的一个，以实现对不同的存储阵列100的数据信息的读写，且任一存储阵列100读写数据时，均通过相连的同一校验模块200进行校验，从而通过提高校验模块200的使用率的方式，减少了需设置的校验模块200的数量，缩减了校验模块200在半导体存储器中占用的空间，进而可以实现集成度更高、体积更小的半导体存储器。
51.继续参考图2，在其中一个实施例中，半导体存储器还包括选通控制模块400，选通控制模块400用于生成多个选通信号；选通电路300包括开关管，开关管的控制端与选通控制模块400连接，开关管的第一端与全局数据总线700连接，开关管的第二端与存储阵列100连接，开关管用于在选通信号的控制下选择导通或断开第一端与第二端之间的数据传输路径。为了便于说明，定义第一选通电路310包括第一开关管，第二选通电路320包括第二开关管。
52.示例性地，可以使第一开关管和第二开关管具有相同的导通特性，例如，两个开关管均为高电平导通，若选通控制模块400输出高电平信号至第一开关管，并输出低电平信号至第二开关管，则第一阵列110与校验模块200之间的数据传输路径导通，且第二阵列120与校验模块200之间的数据传输路径断开，从而使第一阵列110进行数据信息的读写，并通过校验模块200对第一阵列110读写的数据信息进行校验。本示例提供了一种开关管的设置方式，以使开关管的控制逻辑较为简单，而且，当需要在存储块10中继续增加存储阵列100时，也可以根据已有的开关管的设置方式进行相应的扩展。
53.示例性地，也可以使第一开关管和第二开关管具有不同的导通特性，例如，第一开关管为高电平导通，第二开关管为低电平导通，若选通控制模块400同时输出高电平信号至第一开关管和第二开关管，则第一阵列110与校验模块200之间的数据传输路径导通，且第二阵列120与校验模块200之间的数据传输路径断开，从而使第一阵列110进行数据信息的读写，并通过校验模块200对第一阵列110读写的数据信息进行校验。本示例提供了另一种开关管的设置方式，本示例的设置方式适用于每个存储块10包括两个存储阵列100的情况，相比前一示例，本示例可以省略一路选通信号，从而简化校验模块200与存储阵列100之间的布线。
54.在其中一个实施例中，开关管为高压开关管。具体地，可以是芯片中相对更高压的晶体管，通常具有较厚的栅氧化层和/或更高的阈值电压等，但本发明实施例也不限于此，这里所说的高压开关管仅是与芯片中其他晶体管相对的概念。
55.在存储阵列100中，包括有多个存储单元，且每个存储阵列100中都连接有多条字线140(图中wl)、多条位线150(图中bl)和多条列选择线160(column select，图中cs)，字线140在行方向上连接多个存储单元，位线150在列方向上连接多个存储单元，当存储单元对应的字线140打开时，存储单元可以实现数据的读写，即，存储单元可以从对应的位线150上获取待写入的数据或发送已存储的数据至对应的位线150。需要说明的是，图2中示出的字线140、列选择线160、位线150只是简单示意，并不代表各自之间的连接关系，三者之间的关系可以参考存储器中的常规设置。
56.在其中一个实施例中，半导体存储器还包括读写控制模块500，分别与校验模块200和全局数据总线700连接，读写控制模块500用于接收读写使能信号(读使能信号rden和写使能信号wren)，并在读写使能信号的控制下选择校验模块200和对应的全局数据总线700之间的数据传输方向。具体地，读写控制模块500可以包括多个读写控制单元，读写控制单元的数量与待读写的数据信息的位数相匹配，例如，可以每个校验模块200对应连接8个读写控制单元。
57.进一步地，读写控制单元可以为双向驱动器，校验模块200向全局数据总线700的数据流向方向为写入方向，全局数据总线700向校验模块200的数据流向方向为读取方向。写入方向的输出传输路径上设置有一个写入控制单元，读取方向的输出传输路径上设置有一个读取控制单元，写入控制单元和读取控制单元不同时打开。写入控制单元接收写使能信号wren，并在写使能信号wren的控制下导通写入方向的数据传输路径，以使校验模块200发送待写入的数据信息至全局数据总线700；读取控制单元接收读使能信号rden，并在读使能信号rden的控制下导通读取方向的数据传输路径，以使校验模块200从全局数据总线700获取读取的数据信息。
58.图3为又一实施例的半存储块结构的半导体存储器的结构示意图，参考图3，在本实施例中，半导体存储器包括三个存储阵列100和一个校验模块200，存储阵列100与选通电路300一一对应，存储阵列100通过对应的选通电路300和全局数据总线700连接至校验模块200。其中，三个存储阵列100分别为第一阵列110、第二阵列120和第三阵列130，三个选通电路300分别为第一选通电路310、第二选通电路320和第三选通电路330。
59.具体地，在同一时刻，第一选通电路310、第二选通电路320和第三选通电路330中的至多一个导通。即，当图3的校验模块200对应的字节数据端口600进行数据传输时，经由
数据传输线在字节数据端口600和校验模块200之间传输数据信息，校验模块200开启，第一选通电路310、第二选通电路320和第三选通电路330中的一个导通，从而使导通的选通电路300对应的存储阵列100进行数据信息的读写；当对应的字节数据端口600不进行数据传输时，数据传输线不用于传输数据信息，校验模块200关闭，第一选通电路310、第二选通电路320和第三选通电路330均断开，从而使三个存储阵列100均处于待机状态，不进行数据信息的读写。
60.在本实施例中，每个存储块10中设置三个存储阵列100，从而获得更加优化的存储性能，而且，通过选通电路300选择导通校验模块200和三个存储阵列100中的一个，以实现对不同的存储阵列100的数据信息的读写，且任一存储阵列100读写数据时，均通过相连的同一校验模块200进行校验，从而通过提高校验模块200的使用率的方式，减少了需设置的校验模块200的数量，缩减了校验模块200在半导体存储器中占用的空间，进而可以实现集成度更高、体积更小的半导体存储器。
61.图4为一实施例的完整存储块结构的半导体存储器的结构示意图，图4中示出了两个字节数据端口600和一个存储块10，两个字节数据端口600具体包括第一字节数据端口610和第二字节数据端口620，每个存储块10包括多个存储阵列100，且至少部分存储阵列100通过对应的选通电路300分别连接至两个校验模块200。即，在完整存储块结构的半导体存储器中，每个存储块10可以对应两个字节数据端口600，例如，若每个字节数据端口600可以传输8位数据，则每个存储块10可以同步对16位的数据信息进行读写，从而实现更佳的存储性能。
62.图5为另一实施例的完整存储块结构的半导体存储器的结构示意图，参考图5，在本实施例中，半导体存储器包括三个存储阵列100和两个校验模块200，三个存储阵列100包括第一阵列110、第二阵列120和第三阵列130，第二阵列120连接有两个第二选通电路320，第二选通电路320与全局数据总线700一一对应连接。
63.每个校验模块200对应连接有一个全局数据总线700，第二阵列120包括第一位线151和第二位线152，第一位线151与两个第二选通电路320中的一个连接，第二位线152与两个第二选通电路320中的另一个连接。需要说明的是，第一位线151与第二选通电路320之间的连接可以为直接连接，即第一位线151与第二选通电路320经由走线连接，还可以为间接连接，例如可以在第一位线151与第二选通电路320之间增设其他的控制器件或处理器件，并使第一位线151与第二选通电路320经由前述增设的器件连接，从而实现更加丰富的控制功能或信号处理功能。相似地，第二位线152与第二选通电路320之间的连接可以为直接连接，也可以为间接连接，此处不再赘述。
64.第二阵列120还包括列选择线160、第一字线141和第二字线142。在数据写入时，校验模块200同步传输数据信息至对应的全局数据总线700；在数据读取时，两个校验模块200同步从对应的全局数据总线700获取数据信息。例如，在图5所示的实施例中，第一阵列110的字线140和列选择线160使能，第三阵列130的字线140和列选择线160使能，第二阵列120的第一字线141、第二字线142和列选择线160均不使能(如虚线所示)，则一个校验模块200与第一阵列110之间的数据传输路径导通，另一个校验模块200与第三阵列130之间的数据传输路径导通，每个存储阵列100可以进行8位数据信息的读写，从而使每个存储块10可以同步进行16位数据信息的读写，实现了更优的性能。
65.图6为又一实施例的完整存储块结构的半导体存储器的结构示意图，参考图6，在本实施例中，在其中一个实施例中，第一阵列110连接有两个第一选通电路310，第一选通电路310与全局数据总线700一一对应连接；第三阵列130连接有两个第三选通电路330，第三选通电路330与全局数据总线700一一对应连接；其中，连接至同一全局数据总线700的第一选通电路310、第二选通电路320和第一选通电路310分时导通。
66.具体地，每个存储阵列100分别具有各自的第一字线141、第二字线142、第一位线151、第二位线152和列选择线160，第一位线151通过一个选通电路300连接至一条全局数据总线700，第二位线152通过另一个选通电路300连接至另一条全局数据总线700。在每次数据读写过程中，每个校验模块200可以与三个存储阵列100中的一个进行数据信息的传输，且两个校验模块200可以同步与同一个存储阵列100进行数据信息的传输。例如，在图6所示的实施例中，第一阵列110的第一字线141、第二字线142和列选择线160使能，第二阵列120的第一字线141、第二字线142和列选择线160均不使能(如虚线所示)，且第三阵列130的第一字线141、第二字线142和列选择线160均不使能，则两个校验模块200均与第一阵列110之间的数据传输路径导通，从而实现数据信息的传输。从图中可以看出，对应于不同的字节数据端口，可以使用同一套列选择信号cs，如果对于不同的字节数据端口对应的字线都打开，则当列选择信号cs打开时，每个字线对应的数据会分别与不同的字节数据端口对应的全局数据总线连接起来，从而通过共用同一套列选择信号cs而节省打开的列选择信号cs的个数，节省因打开列选择信号cs而产生的功耗。
67.图7为一实施例的半导体存储器中校验模块200的结构示意图，如图7所示，在其中一个实施例中，校验模块200包括编码单元210和检错单元220。
68.编码单元210与存储阵列100连接，用于接收输入的数据信息，对数据信息进行编码以生成写入校验信息，并发送数据信息和写入校验信息至存储阵列100；
69.检错单元220与存储阵列100连接，用于从存储阵列100中同步读取数据信息和写入校验信息，并根据写入校验信息校验读取的数据信息是否发生错误。
70.可以理解的是，编码单元210根据预设规则对数据信息进行编码，因此生成的写入校验信息是与数据信息是一一对应的，若进行数据读取时，发现读取的数据信息与写入校验信息不匹配，则说明在数据信息的读写过程中发生了数据信息的变化，从而导致数据信息错误。因此，本实施例通过编码单元210和检错单元220可以准确发现读取的数据信息是否发生错误，从而提高读取的数据信息的准确性。
71.继续参考图7，检错单元220还与编码单元210连接，编码单元210还用于对读取的数据信息进行编码以生成读取校验信息，并发送读取校验信息至检错单元220；检错单元220用于获取写入校验信息和读取校验信息，并比对写入校验信息和读取校验信息以判断读取的数据信息是否发生错误。
72.在其中一个实施例中，校验模块200还包括纠错单元230，纠错单元230与检错单元220连接，用于接收读取的数据信息和检错单元220的比对结果信息，并根据比对结果信息更新数据信息。
73.具体地，比对结果信息包括读取的数据信息与写入的数据信息是否相同，当二者不同时，比对结果信息还进一步包括具体的错误数据位，例如，若写入的数据信息为10000000，读取的数据信息为11000000，则错误数据位为第2位。纠错单元230用于接收比对
结果信息，并根据比对结果信息直接进行纠错。例如，若读取的数据信息为11000000，且比对结果信息中标示第2位为错误数据位，则写入的数据信息必然为10000000，纠错单元230即可对数据信息进行更新从而完成纠错。本实施通过设置纠错单元230，可以对读取的错误数据信息进行更正，从而输出正确的读取数据信息。
74.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
75.以上实施例仅表达了本技术实施例的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术实施例构思的前提下，还可以做出若干变形和改进，这些都属于本技术实施例的保护范围。因此，本技术实施例专利的保护范围应以所附权利要求为准。

技术特征：

1.一种半导体存储器，其特征在于，包括：多个存储阵列；至少一个校验模块，每个所述校验模块均与多个所述存储阵列相对应，所述校验模块用于校验对应的所述存储阵列的数据信息是否发生错误，每个所述校验模块均连接有一组全局数据总线；多个选通电路，所述选通电路分别与所述存储阵列和所述全局数据总线连接，所述选通电路用于控制连接的所述全局数据总线和所述存储阵列之间的数据传输路径的通断。2.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括两个所述存储阵列和一个所述校验模块，所述存储阵列与所述选通电路一一对应，所述存储阵列通过对应的所述选通电路和所述全局数据总线连接至所述校验模块。3.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括三个所述存储阵列和一个所述校验模块，所述存储阵列与所述选通电路一一对应，所述存储阵列通过对应的所述选通电路和所述全局数据总线连接至所述校验模块。4.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器包括三个所述存储阵列和两个所述校验模块，三个所述存储阵列包括第一阵列、第二阵列和第三阵列，所述第二阵列连接有两个第二选通电路，所述第二选通电路与所述全局数据总线一一对应连接。5.根据权利要求4所述的半导体存储器，其特征在于，所述第二阵列包括第一位线和第二位线，所述第一位线与两个所述第二选通电路中的一个连接，所述第二位线与两个所述第二选通电路中的另一个连接。6.根据权利要求4所述的半导体存储器，其特征在于，所述第一阵列连接有两个第一选通电路，所述第一选通电路与所述全局数据总线一一对应连接；所述第三阵列连接有两个第三选通电路，所述第三选通电路与所述全局数据总线一一对应连接；其中，连接至同一所述全局数据总线的所述第一选通电路、所述第二选通电路和所述第一选通电路分时导通。7.根据权利要求1所述的半导体存储器，其特征在于，所述校验模块包括：编码单元，与所述存储阵列连接，用于接收输入的数据信息，对所述数据信息进行编码以生成写入校验信息，并发送所述数据信息和所述写入校验信息至所述存储阵列；检错单元，与所述存储阵列连接，用于从所述存储阵列中同步读取所述数据信息和所述写入校验信息，并根据所述写入校验信息校验读取的所述数据信息是否发生错误。8.根据权利要求7所述的半导体存储器，其特征在于，所述检错单元还与所述编码单元连接，所述编码单元还用于对读取的所述数据信息进行编码以生成读取校验信息，并发送所述读取校验信息至所述检错单元；所述检错单元用于获取所述写入校验信息和所述读取校验信息，并比对所述写入校验信息和所述读取校验信息以判断读取的所述数据信息是否发生错误。9.根据权利要求8所述的半导体存储器，其特征在于，所述校验模块还包括纠错单元，与所述检错单元连接，用于接收读取的所述数据信息和所述检错单元的比对结果信息，并根据所述比对结果信息更新所述数据信息。
10.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括选通控制模块，所述选通控制模块用于生成多个选通信号；所述选通电路包括开关管，所述开关管的控制端与所述选通控制模块连接，所述开关管的第一端与所述全局数据总线连接，所述开关管的第二端与所述存储阵列连接，所述开关管用于在所述选通信号的控制下选择导通或断开所述第一端与所述第二端之间的数据传输路径。11.根据权利要求10所述的半导体存储器，其特征在于，所述开关管为高压开关管。12.根据权利要求10所述的半导体存储器，其特征在于，所述开关管高电平导通。13.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括至少一个字节数据端口，与所述校验模块一一对应连接，用于接收外部输入的所述数据信息或向外部输出读取的所述数据信息。14.根据权利要求1所述的半导体存储器，其特征在于，所述半导体存储器还包括读写控制模块，分别与所述校验模块和所述全局数据总线连接，所述读写控制模块用于接收读写使能信号，并在所述读写使能信号的控制下选择所述校验模块和对应的所述全局数据总线之间的数据传输方向。

技术总结

本申请实施例涉及一种半导体存储器，包括：多个存储阵列；至少一个校验模块，每个校验模块均与多个存储阵列相对应，校验模块用于校验对应的存储阵列的数据信息是否发生错误，每个校验模块均连接有一组全局数据总线；多个选通电路，选通电路分别与存储阵列和全局数据总线连接，选通电路用于控制连接的全局数据总线和存储阵列之间的数据传输路径的通断。本申请实施例的校验模块只需对实时进行读取的校验模块的数据信息进行校验，因此，本申请实施例的半导体存储器可以在采用较少数量的校验模块的情况下，确保每次数据信息的读取都进行了有效校验，从而提供了一种校验模块占据空间较小的半导体存储器。小的半导体存储器。小的半导体存储器。