面向连续多位纠错码存储器的读写机制设计方法

1.本技术涉及静态随机存取存储器技术领域，特别是涉及一种面向连续多位纠错码存储器的读写机制设计方法、计算机设备及计算机介质。

背景技术：

2.静态随机存取存储器(static random-access memory，sram)，由于其具有高读写速率和低功耗的优势作为高速缓存被广泛应用，在多核微处理器中占据重要的位置。在40nm或更深的工艺下，片上sram的容量可达数十兆比特，然而大容量sram是辐照敏感的薄弱环节，当高能粒子轰击存储电路时，在其轨迹上沉积的电荷被敏感节点收集，导致电路的逻辑状态发生翻转，因此对存储器进行加固是保证芯片软错误率指标首先必须解决的问题。
3.然而，目前现有的纠错码存储器主要针对纠一位错，其读写机制则为读和写都分别需要一拍的时钟周期，如果是纠多位错通常会采用bch码，这个时候所需要的时序和面积的开销巨大，需要提出一种能够提高存储器读写效率的方法

技术实现要素：

4.基于此，有必要针对上述技术问题，提供一种能够提高存储器读写效率的面向连续多位纠错码存储器的读写机制设计方法、计算机设备及计算机介质。
5.一种面向连续多位纠错码存储器的读写机制设计方法，所述方法包括：
6.构建多位纠错码存储器；多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；
7.在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错；
8.在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码；
9.将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。
10.在其中一个实施例中，在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，包括：
11.地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出读请求；
12.利用多位纠错码存储器对地址信号对应地址的数据进行读取，且读出水平奇偶校验码，根据水平奇偶校验码和纠错码的计算单元，对多位纠错码存储器内存储的数据进行
检错操作。
13.在其中一个实施例中，根据奇偶校验的结果判断所读的数据是否发生错误，如果没有发生错误，则直接将数据进行输出；如果发生了错误，则开启纠错的操作；
14.检测到发生错误以后，从多位纠错码存储器中读取出存储阵列中的所有数据以及垂直奇偶校验码；
15.将存储数据逐一与垂直奇偶校验码进行计算，得到错误位；
16.根据错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作。
17.在其中一个实施例中，根据错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作，包括：
18.根据错误位计算出现错误的距离，如果出错的距离大于多位纠错码存储器在写操作时的交织数，则超出纠错的能力范围，重新传递存储数据；
19.若出错的距离小于多位纠错码存储器在写操作时的交织数，则对错误进行定位以及对错误数据进行翻转，得到正确的数据并对正确的数据进行输出，完成多位纠错码存储器的读操作。
20.在其中一个实施例中，在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，包括：
21.在多位纠错码存储器进行写操作的过程中，编码器对数据进行排列，采用交织的方式编码后写入多位纠错码存储器进行存储，其中，纠n位错，则交织数为n。
22.在其中一个实施例中，地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出写请求；
23.利用多位纠错码存储器对地址信号对应地址的原始数据进行读取，且读取出垂直奇偶校验码；
24.将垂直奇偶校验码与待写数据进行比较计算，若待写数据与原始数据一致，则不返回垂直奇偶校验码，若待写数据与原始数据不一致，则修改垂直奇偶校验码；同时待写数据进行水平纠错码的编码操作；
25.对垂直奇偶校验码进行更新并且写回，同时经过编码后的数据写入多位纠错码存储器的存储阵列中，完成一次多位纠错码存储器的写操作。
26.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，所述处理器执行所述计算机程序时实现以下步骤：
27.构建多位纠错码存储器；多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；
28.在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错；
29.在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新更新垂直校验码；
30.将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。
31.一种计算机可读存储介质，其上存储有计算机程序，所述计算机程序被处理器执行时实现以下步骤：
32.构建多位纠错码存储器；多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；
33.在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错；
34.在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码；
35.将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。
36.上述面向连续多位纠错码存储器的读写机制设计方法、计算机设备和存储介质，首先构建多位纠错码存储器；多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，二维纠错码的纠多位错则可以避免掉没有出错的情况下所进行读操作的时间，在读操作的时候大大减少了时间的开销以及面积的开销，提升了读操作的效率。在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，本技术首先通过增加了垂直校验码，然后将写操作变成“先读后写”，垂直奇偶校验更新逻辑可以流水线化并脱离sram访问关键路径，因此对性能没用直接影响，由于写操作和读操作的数据地址是一致的，因此不需要重新提取地址信息，可以在时钟上升沿的时候完成数据的读取操作，经过计算后在时钟的下降沿将数据写入sram的存储单元中，使得整个写过程在一拍内完成，可以显著提高读写效率。
附图说明
37.图1为一个实施例中一种面向连续多位纠错码存储器的读写机制设计方法的流程示意图；
38.图2为一个实施例中采用二维纠错码算法对数据进行编码的示意图；
39.图3为一个实施例中多位纠错码存储器的架构示意图；
40.图4为一个实施例中多位纠错码存储器进行读操作的流程示意图；
41.图5为一个实施例中多位纠错码存储器进行写操作的流程示意图；
42.图6为一个实施例中sram的写操作过程时序波形图；
43.图7为一个实施例中计算机设备的内部结构图。
具体实施方式
44.为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。
45.在一个实施例中，如图1所示，提供了一种面向连续多位纠错码存储器的读写机制设计方法，包括以下步骤：
46.步骤102，构建多位纠错码存储器；多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器。
47.如图3所示，为多位纠错码存储器sram的整体结构。sram的主要功能为数据存储，其中主要部分包括了存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器等，其主要的工作流程为，地址信号输入到地址译码器进行译码操作，接下来对相应地址的数据进行读写操作。存储阵列是sram最主要组成部分，同时加入了水平纠错码阵列，目的是对存储阵列内的数据进行检错从而达到保护功能。数据通过column i/o与外界进行传输。
48.步骤104，在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错。
49.传统的bch码在读操作的过程中，需要大量的时钟周期来完成解码操作，即需要花费大量的时间。本技术在进行纠错时采用的二维纠错码算法，奇偶校验编码是最简单且硬件开销最小的一种编码方案，但其只能用于检错不能纠错。于是对数据位重新组织，采用多次奇偶校验，每次奇偶校验所确定的可能出错位置不同，互有重叠。重叠区域缩小为一个错误位则该错误被定位。二维纠错码的纠多位错则可以避免掉没有出错的情况下所进行读操作的时间。二维纠错码的解码器也比bch码简单得多，因此在读操作的时候大大减少了时间的开销以及面积的开销，提升了读操作的效率。本技术通过采用二维的奇偶校验编码，sram内的数据位为二维矩阵形式，在垂直和水平两个方向上采用奇偶校验，通过十字交叉来定位错误。由于使用的只有奇偶校验编码，因此在相同的纠错能力下，硬件开销小，sram具有较高的效费比。
50.步骤106，在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码。
51.如图2所示，在水平和垂直方向上采用n路交替的方案，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作，以达到能纠正n位错的目的，由于奇偶校验码开销较小，在保证多位错纠错能力的同时降低ecc带来的时序、面积和功耗的开销。相对于传统的写操作，首先是增加了垂直校验码，然后是将写操作变成“先读后写”，垂直奇偶校验更新逻辑可以流水线化并脱离sram访问关键途径，因此对性能没用直接影响。由于写操作和读操作的数据地址是一致的，因此不需要重新提取地址信息。只要垂直奇偶校验更新速率与sram的数据访问速率相匹配，垂直奇偶校验更新就不会影响sram子阵列的访问时间或循环时间。更新类似寄存器的垂直奇偶校验行比访问主阵列更快，因此在实践中可以轻松匹配速率。本技术可以做到在时钟上升沿的时候完成数据的读取操作，经过计算后在时钟的下降沿将数据写入sram的存储单元中，使得整个写过程在一拍内完成，可以显著提高
读写效率。
52.步骤108，将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。
53.sram进行写操作的时候，需要先进行读操作。常规的读操作与写操作都分别需要一拍，如果在进行写操作前先做读操作则需要两拍的时间，sram的写入效率低。本技术在这个sram架构中，将写操作前的读取数据与写入转换成一拍进行操作，由于写操作和读操作的数据地址是一致的，因此不需要重新提取地址信息，在时钟上升沿的时候完成数据的读取操作，经过计算后在时钟的下降沿将数据写入sram的存储单元中，使得整个写过程在一拍内完成，大大提高了存储器写入数据的效率。
54.上述面向连续多位纠错码存储器的读写机制设计方法，首先构建多位纠错码存储器；多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，二维纠错码的纠多位错则可以避免掉没有出错的情况下所进行读操作的时间，在读操作的时候大大减少了时间的开销以及面积的开销，提升了读操作的效率。在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，本技术首先通过增加了垂直校验码，然后将写操作变成“先读后写”，垂直奇偶校验更新逻辑可以流水线化并脱离sram访问关键路径，因此对性能没用直接影响，由于写操作和读操作的数据地址是一致的，因此不需要重新提取地址信息，可以在时钟上升沿的时候完成数据的读取操作，经过计算后在时钟的下降沿将数据写入sram的存储单元中，使得整个写过程在一拍内完成，可以显著提高读写效率。
55.在其中一个实施例中，在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，包括：
56.地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出读请求；
57.利用多位纠错码存储器对地址信号对应地址的数据进行读取，且读出水平奇偶校验码，根据水平奇偶校验码和纠错码的计算单元，对多位纠错码存储器内存储的数据进行检错操作。
58.在其中一个实施例中，根据奇偶校验的结果判断所读的数据是否发生错误，如果没有发生错误，则直接将数据进行输出；如果发生了错误，则开启纠错的操作；
59.检测到发生错误以后，从多位纠错码存储器中读取出存储阵列中的所有数据以及垂直奇偶校验码；
60.将存储数据逐一与垂直奇偶校验码进行计算，得到错误位；
61.根据错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作。
62.在具体实施例中，如图4所示，
①
地址信号经过译码在到达sram的同时对sram发出
读请求；
②
此时sram对该地址的数据进行读取，且读出水平奇偶校验码，经过纠错码的计算单元，对sram内存储的数据进行检错操作；
③
根据奇偶校验的结果判断所读的数据是否发生错误；
④
如果没有发生错误，则直接将数据进行输出；如果发生了错误，则开启纠错的操作；
⑤
检测到发生错误以后，从sram中读取出存储阵列中的所有数据以及垂直奇偶校验码；
⑥
将存储数据逐一与垂直奇偶校验码进行计算，从而定位到错误的位置，将错误位进行翻转从而得到正确的数据；
⑦
完成纠错以后对正确的数据进行输出，sram完成一次读操作。读操作完成后在sram的后台进行刷新，从而消除累计错误的影响。
63.在其中一个实施例中，根据错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作，包括：
64.根据错误位计算出现错误的距离，如果出错的距离大于多位纠错码存储器在写操作时的交织数，则超出纠错的能力范围，重新传递存储数据；
65.若出错的距离小于多位纠错码存储器在写操作时的交织数，则对错误进行定位以及对错误数据进行翻转，得到正确的数据并对正确的数据进行输出，完成多位纠错码存储器的读操作。
66.在具体实施例中，在进行读操作时，需要对数据进行解码操作，其中包括判断是否有错误数据的出现，出现错误后需要读取sram的整体存储数据，经过计算后，首先判断出现错误的距离，例如，纠四位错的装置中，如果出错的距离大于4，则超出纠错的能力范围，此时将对整个系统进行重置操作。若出错的距离小于4，则对错误进行定位以及对错误数据进行翻转，等待读写过程结束后，正确数据将在后台进行更新重置。
67.在其中一个实施例中，在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，包括：
68.在多位纠错码存储器进行写操作的过程中，编码器对数据进行排列，采用交织的方式编码后写入多位纠错码存储器进行存储，其中，纠n位错，则交织数为n。
69.在具体实施例中，如图6所示为sram的写操作过程时序波形图，在写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作，例如，纠一位错的二维纠错码的编码方式为每一行的所有数据做异或操作，如h1＝w
00
^w
01
^w
02
^w
03
^w
04
^w
05
^w
06
^w
07
以此类推。纠多位错的编码器则对数据进行排列，采用交织的方式，如纠两位错，则交织数为2，纠错码为h1＝w
00
^w
02
^w
04
^w
06
，h2＝w
01
^w
03
^w
05
^w
07
；如纠四位错，则交织数为4，纠错码分别为h1＝w
00
^w
04
，h2＝w
01
^w
05
，h3＝w
02
^w
06
，h4＝w
03
^w
07
，以此类推。编码器编码后写入sram进行存储。写入数据与读出的存储数据进行操作更新垂直纠错码阵列。
70.在其中一个实施例中，地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出写请求；
71.利用多位纠错码存储器对地址信号对应地址的原始数据进行读取，且读取出垂直奇偶校验码；
72.将垂直奇偶校验码与待写数据进行比较计算，若待写数据与原始数据一致，则不返回垂直奇偶校验码，若待写数据与原始数据不一致，则修改垂直奇偶校验码；同时待写数据进行水平纠错码的编码操作；
73.对垂直奇偶校验码进行更新并且写回，同时经过编码后的数据写入多位纠错码存
储器的存储阵列中，完成一次多位纠错码存储器的写操作。
74.在具体实施例中，在本技术sram架构中的写流程与传统的sram写流程区别在于加入了更新垂直校验码的机制，具体流程如图5所示，
①
地址信号经过译码在到达sram的同时对sram发出写请求；
②
此时sram对该地址的原始数据进行读取，且读取出垂直奇偶校验码，与到来的待写数据进行比较计算，若待写数据与原始数据一致，则不返回垂直奇偶校验码，若待写数据与原始数据不一致，则修改垂直奇偶校验码；与此同时待写数据进行水平纠错码的编码操作；
③
对垂直奇偶校验码进行更新并且写回，与此同时经过编码后的数据写入sram的存储阵列中，完成一次sram的写操作。
75.应该理解的是，虽然图1的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些子步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。
76.在一个实施例中，提供了一种计算机设备，该计算机设备可以是终端，其内部结构图可以如图7所示。该计算机设备包括通过系统总线连接的处理器、存储器、网络接口、显示屏和输入装置。其中，该计算机设备的处理器用于提供计算和控制能力。该计算机设备的存储器包括非易失性存储介质、内存储器。该非易失性存储介质存储有操作系统和计算机程序。该内存储器为非易失性存储介质中的操作系统和计算机程序的运行提供环境。该计算机设备的网络接口用于与外部的终端通过网络连接通信。该计算机程序被处理器执行时以实现一种面向连续多位纠错码存储器的读写机制设计方法。该计算机设备的显示屏可以是液晶显示屏或者电子墨水显示屏，该计算机设备的输入装置可以是显示屏上覆盖的触摸层，也可以是计算机设备外壳上设置的按键、轨迹球或触控板，还可以是外接的键盘、触控板或鼠标等。
77.本领域技术人员可以理解，图7中示出的结构，仅仅是与本技术方案相关的部分结构的框图，并不构成对本技术方案所应用于其上的计算机设备的限定，具体的计算机设备可以包括比图中所示更多或更少的部件，或者组合某些部件，或者具有不同的部件布置。
78.在一个实施例中，提供了一种计算机设备，包括存储器和处理器，该存储器存储有计算机程序，该处理器执行计算机程序时实现上述实施例中方法的步骤。
79.在一个实施例中，提供了一种计算机存储介质，其上存储有计算机程序，计算机程序被处理器执行时实现上述实施例中方法的步骤。
80.本领域普通技术人员可以理解实现上述实施例方法中的全部或部分流程，是可以通过计算机程序来指令相关的硬件来完成，所述的计算机程序可存储于一非易失性计算机可读取存储介质中，该计算机程序在执行时，可包括如上述各方法的实施例的流程。其中，本技术所提供的各实施例中所使用的对存储器、存储、数据库或其它介质的任何引用，均可包括非易失性和/或易失性存储器。非易失性存储器可包括只读存储器(rom)、可编程rom(prom)、电可编程rom(eprom)、电可擦除可编程rom(eeprom)或闪存。易失性存储器可包括随机存取存储器(ram)或者外部高速缓冲存储器。作为说明而非局限，ram以多种形式可得，诸如静态ram(sram)、动态ram(dram)、同步dram(sdram)、双数据率sdram(ddrsdram)、增强
型sdram(esdram)、同步链路(synchlink)dram(sldram)、存储器总线(rambus)直接ram(rdram)、直接存储器总线动态ram(drdram)、以及存储器总线动态ram(rdram)等。
81.以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
82.以上所述实施例仅表达了本技术的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本技术构思的前提下，还可以做出若干变形和改进，这些都属于本技术的保护范围。因此，本技术专利的保护范围应以所附权利要求为准。

技术特征：

1.一种面向连续多位纠错码存储器的读写机制设计方法，其特征在于，所述方法包括：构建多位纠错码存储器；所述多位纠错码存储器包括存储阵列、水平纠错码阵列、垂直纠错码阵列、编码器和解码器；在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错；在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码；将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。2.根据权利要求1所述的方法，其特征在于，在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，包括：地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出读请求；利用多位纠错码存储器对所述地址信号对应地址的数据进行读取，且读出水平奇偶校验码，根据所述水平奇偶校验码和纠错码的计算单元，对多位纠错码存储器内存储的数据进行检错操作。3.根据权利要求2所述的方法，其特征在于，所述方法还包括：根据奇偶校验的结果判断所读的数据是否发生错误，如果没有发生错误，则直接将数据进行输出；如果发生了错误，则开启纠错的操作；检测到发生错误以后，从多位纠错码存储器中读取出存储阵列中的所有数据以及垂直奇偶校验码；将存储数据逐一与垂直奇偶校验码进行计算，得到错误位；根据所述错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作。4.根据权利要求3所述的方法，其特征在于，根据所述错误位计算出现错误的距离，根据计算结果进行多位纠错码存储器的读操作，包括：根据所述错误位计算出现错误的距离，如果出错的距离大于多位纠错码存储器在写操作时的交织数，则超出纠错的能力范围，重新传递存储数据；若出错的距离小于多位纠错码存储器在写操作时的交织数，则对错误进行定位以及对错误数据进行翻转，得到正确的数据并对正确的数据进行输出，完成多位纠错码存储器的读操作。5.根据权利要求4所述的方法，其特征在于，在多位纠错码存储器进行写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新更新垂直校验码，包括：在多位纠错码存储器进行写操作的过程中，编码器对数据进行排列，采用交织的方式编码后写入多位纠错码存储器进行存储，其中，纠n位错，则交织数为n。6.根据权利要求5所述的方法，其特征在于，所述方法还包括：
地址信号经过译码在到达多位纠错码存储器的同时对多位纠错码存储器发出写请求；利用多位纠错码存储器对所述地址信号对应地址的原始数据进行读取，且读取出垂直奇偶校验码；将所述垂直奇偶校验码与待写数据进行比较计算，若待写数据与原始数据一致，则不返回垂直奇偶校验码，若待写数据与原始数据不一致，则修改垂直奇偶校验码；同时待写数据进行水平纠错码的编码操作；对所述垂直奇偶校验码进行更新并且写回，同时经过编码后的数据写入多位纠错码存储器的存储阵列中，完成一次多位纠错码存储器的写操作。7.一种计算机设备，包括存储器和处理器，所述存储器存储有计算机程序，其特征在于，所述处理器执行所述计算机程序时实现权利要求1至6中任一项所述方法的步骤。8.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被处理器执行时实现权利要求1至6中任一项所述的方法的步骤。

技术总结

本申请涉及一种面向连续多位纠错码存储器的读写机制设计方法。所述方法包括：在多位纠错码存储器进行读操作时，读出的数据经过解码器解码后判断是否出错，如果没有出错则直接输出数据，有错误发生则进行重新读取多位纠错码存储器内数据进行错误定位及纠错，在写操作的过程中，编码器设计成数据交织排列计算的方式对需要写入的数据进行编码操作后写入多位纠错码存储器进行存储，并且同时更新垂直校验码，将写操作前的读取数据与写入转换成一拍进行操作，在时钟上升沿的时候完成数据的读操作，经过计算后在时钟的下降沿将数据写入多位纠错码存储器的存储单元。采用本方法能够提高多位纠错码存储器读写准确率。多位纠错码存储器读写准确率。多位纠错码存储器读写准确率。