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使用上升沿延迟的基于相位频率检测器的倍频器的制作方法

使用上升沿延迟的基于相位频率检测器的倍频器
1.相关申请的交叉引用
2.本技术要求于2020年7月14日提交的美国非临时申请no.16/928,218的权益和优先权，该非临时申请在此转让给本技术的受让人并且明确在此通过引用整体并入本文中，如下所述，并且用于所有目的。
技术领域
3.本公开的某些方面总体上涉及电子电路，并且更具体地涉及倍频电路。

背景技术：

4.诸如计算机、智能手机、平板电脑和可穿戴设备等电子设备通常利用具有不同频率的不同时钟信号。与从不同晶体振荡器单独生成这些多个时钟信号不同，从单个晶体振荡器生成不同时钟信号(例如，使用频率合成器或其他合适的时钟生成和分配电路)通常更具成本效益，并且节省了更多空间。这种时钟电路的一个示例是倍频器，倍频器接收具有输入频率(f)的输入时钟信号，并且生成具有两倍于输入频率(2f)的输出频率的输出时钟信号。

技术实现要素：

5.本公开的系统、方法和设备各自具有若干方面，其中没有一个方面单独对其期望的属性负责。在不限制如以下权利要求所表达的本公开的范围的情况下，现在将简要讨论一些特征。在考虑了这一讨论之后，并且特别是在阅读了题为“具体实施方式”的部分之后，人们将能够理解本公开的特征如何使用被设计为非常线性的可调整延迟单元来提供包括精确时钟信号倍频能力在内的优点，并且仅对上升沿延迟具有精细分辨率。
6.本公开的某些方面总体上涉及一种倍频器。对于某些方面，倍频器是基于相位频率检测器(pfd)的仅上升沿延迟倍频器。
7.本公开的某些方面提供了一种倍频器。倍频器通常包括具有耦合到倍频器的输入节点的输入的第一延迟级和具有耦合到输入节点的输入的第二延迟级。倍频器通常还包括具有耦合到第一延迟级的输出的第一输入的第一pfd、具有耦合到第一延迟级的输出的输入并且具有耦合到第一pfd的第二输入的输出的第一仅上升沿可调整延迟单元、具有耦合到第二延迟级的输出的第一输入的第二pfd、以及具有耦合到第二延迟级的输出的输入并且具有耦合到第二pfd的第二输入的输出的第二仅上升沿可调整延迟单元。此外，倍频器通常包括逻辑门，该逻辑门具有耦合到第一pfd的输出的第一输入并且具有耦合到第二pfd的输出的第二输入。倍频器通常还包括比较器，该比较器被配置为将逻辑门的输出的直流(dc)电压值与参考电压进行比较，并且基于比较来控制第一仅上升沿可调整延迟单元和第二仅上升沿可调整延迟单元。
8.本公开的某些方面提供了一种半速率时钟发生器。半速率时钟发生器通常包括本文中描述的倍频器。
9.本公开的某些方面涉及一种用于使输入时钟信号的频率加倍的方法。该方法通常包括：将输入时钟信号延迟第一延迟以生成延迟时钟信号；将输入时钟信号反相并且延迟第二延迟以生成互补延迟时钟信号；仅对延迟时钟信号的上升沿应用第一可调整延迟以生成第一上升沿延迟时钟信号；仅对互补延迟时钟信号的上升沿应用第二可调整延迟以生成第二上升沿延迟时钟信号；确定延迟时钟信号的上升沿与第一上升沿延迟时钟信号的上升沿之间的差以生成第一上升沿差信号；确定互补延迟时钟信号的上升沿与第二上升沿延迟时钟信号的上升沿之间的差以生成第二上升沿差信号；组合第一上升沿差信号和第二上升沿差信号以生成组合信号；将组合信号的dc电压值与参考电压进行比较；以及基于比较来控制第一可调整延迟和第二可调整延迟。
10.本公开的某些方面提供了一种用于使输入时钟信号的频率加倍的装置。该装置通常包括：用于将输入时钟信号延迟第一延迟以生成延迟时钟信号的部件；用于将输入时钟信号反相并且延迟第二延迟以生成互补延迟时钟信号的部件；用于仅对延迟时钟信号的上升沿应用第一可调整延迟以生成第一上升沿延迟时钟信号的部件；用于仅对互补延迟时钟信号的上升沿应用第二可调整延迟以生成第二上升沿延迟时钟信号的部件；用于确定延迟时钟信号的上升沿与第一上升沿延迟时钟信号的上升沿之间的差以生成第一上升沿差信号的部件；用于确定互补延迟时钟信号的上升沿与第二上升沿延迟时钟信号的上升沿之间的差以生成第二上升沿差信号的部件；用于组合第一上升沿差信号和第二上升沿差信号以生成组合信号的部件；用于将组合信号的dc电压值与参考电压进行比较的部件；以及用于基于比较来控制第一可调整延迟和第二可调整延迟的部件。
11.为了实现上述目的和相关目的，一个或多个方面包括以下充分描述并且在权利要求中特别指出的特征。以下描述和附图详细阐述了一个或多个方面的某些说明性特征。然而，这些特征仅指示可以采用各种方面的原理的各种方式中的一些。
附图说明
12.为了能够详细理解本公开的上述特征，可以参考附图中所示的一些方面，对上面简要概括的内容的更具体的描述进行说明。然而，应当注意，附图仅示出了本公开的某些方面，因此不应当被认为是对其范围的限制，因为说明书可以承认其他同等有效的方面。
13.图1示出了根据本公开的某些方面的示例性倍频电路。
14.图2是示出根据本公开的某些方面的图1的倍频电路的信号波形的时序图。
15.图3是根据本公开的某些方面的用于使时钟信号的频率加倍的示例性操作的流程图。
16.为了便于理解，在可能的情况下，使用相同的附图标记来表示图中常见的相同要素。可以设想，在一个方面公开的要素可以有益地用于其他方面而无需具体说明。
具体实施方式
17.本公开的某些方面总体上涉及用于使信号的频率加倍的技术和装置。例如，某些方面涉及基于相位频率检测器(pfd)的仅上升沿延迟的倍频电路。
18.示例倍频电路
19.传统上，倍频电路可能需要用于上升沿和下降沿延迟两者的非常线性和精细分辨
率的延迟单元。然而，这种延迟单元的设计或实现可能非常具有挑战性和/或成本高昂。例如，电流不足或源延迟单元可能仅对上升沿延迟或下降沿延迟最有效，而非同时对上升沿和下降沿延迟最有效。
20.因此，本公开的某些方面提供了用于使用多个pfd实现仅上升沿延迟来使输入信号的频率加倍的技术和装置。
21.图1示出了根据本公开的某些方面的被配置为使输入信号的频率加倍的示例性倍频电路100(也称为“倍频器”)。例如，电路100可以接收具有第一频率(f)的输入时钟信号104，并且生成具有两倍于第一频率(2f)的第二频率的输出时钟信号134。输入时钟信号104可以由例如频率合成器的锁相环(pll)生成。输出时钟信号134可以具有50％占空比或任何其他期望的占空比。倍频电路100可以包括第一延迟级101、第二延迟级102、第一延迟单元112、第二延迟单元114、第一相位频率检测器(pfd)116和第二pfd 118。倍频电路100还可以包括逻辑门120、滤波器122和比较器124。
22.第一延迟级101可以耦合在电路100的输入节点128与节点130之间。例如，第一延迟级101可以通过多个串联连接的反相器来实现，诸如反相器106a、106b(统称为“反相器106”)，其中每个反相器对输入时钟信号104的延迟有贡献。第一延迟级101可以具有偶数个反相器(例如，两个反相器)，使得来自第一延迟级的输出信号(标记为“clk_rising”)可以是输入时钟信号104的延迟版本，具有对应的上升沿。
23.第二延迟级102可以耦合在输入节点128与节点132之间。例如，第二延迟级102可以通过与反相器110串联连接的传输门108来实现，如图1所示。传输门108和反相器110的组合可以延迟和反相输入时钟信号104。传输门108可以具有与反相器110的延迟类似的延迟，并且可以使用与反相机相同的技术(例如，互补金属氧化物半导体(cmos)延迟元件和cmos反相器)来实现。第二延迟级102可以具有奇数个反相器(例如，一个反相器)，其可以比第一延迟级101中的反相器的数目少一个，使得来自第二延迟级的输出信号(标记为“clk_falling”)可以是输入时钟信号104的延迟反相版本，其具有与clk_rising信号的上升沿相对应的下降沿并且具有与clk_rising信号的下降沿相对应的上升沿，如图2的时序图200中所示。换言之，clk_rising和clk_falling可以是互补信号。
24.第一延迟级101的输出可以经由节点130耦合到第一pfd 116的第一输入并且经由节点130耦合到第一延迟单元112。第一延迟单元112可以是可调整延迟单元，其在某些情况下可以是仅上升沿可调整延迟单元，这表示延迟单元仅对输入信号(例如，clk_rising)的上升沿应用可调整延迟(标记为“rising_dly”)，但输入信号的下降沿保持不变，以生成仅上升沿延迟输出信号(标记为“clk_rising_dly”)。第一延迟单元112的输出耦合到第一pfd 116的第二输入。
25.类似地，第二延迟级102的输出可以经由节点132耦合到第二pfd 118的第一输入并且经由节点132耦合到第二延迟单元114。第二延迟单元114可以是可调整延迟单元，其在某些情况下可以是仅上升沿可调整延迟单元，仅对输入信号(例如，clk_falling)的上升沿应用可调整延迟(标记为“rising_dly”)，以生成仅上升沿延迟的输出信号(标记为“clk_falling_dly”)。第二延迟单元114的输出耦合到第二pfd 118的第二输入。
26.第一pfd 116可以被配置为确定第一输入上的信号(例如，clk_rising)与第二输入上的延迟信号(例如，clk_rising_dly)之间的相位差。来自第一pfd 116的输出信号(标
记为“rpulse”)表示该相位差(例如，clk_rising与clk_rising_dly的相应上升沿之间的定时差)，并且可以被认为是一系列上升沿差脉冲。
27.同样，第二pfd 118可以被配置为确定第一输入上的信号(例如，clk_falling)与第二输入上的延迟信号(如，clk_falling_dly)之间的相位差。来自第二pfd 118的输出信号(标记为“fpulse”)表示该相位差(例如，clk_falling与clk_falling_dly的相应上升沿之间的定时差)，并且可以被认为是一系列上升沿差脉冲。
28.第一pfd 116和第二pfd 118的输出可以耦合到逻辑门120的输入。逻辑门120可以是例如或门、异或(xor)门或任何其他合适的逻辑门类型。在某些方面，逻辑门可以替换为被配置为至少对信号rpulse和fpulse执行逻辑运算的逻辑电路(例如，具有多个逻辑门)。逻辑门120可以被配置为向输出节点126提供输出信号(标记为“clk_dbler”)，使得逻辑门120的输出可以为倍频电路100提供输出时钟信号134。在某些方面，输出时钟信号134(clk
2f
)的频率可以是输入时钟信号104(clkf)的频率的两倍。
29.逻辑门120的输出也可以耦合到滤波器122的输入。在某些方面，滤波器122可以是低通滤波器，并且可以通过一个或多个电阻电容级来实现。在这种情况下，来自逻辑门120的输出信号(clk_dbler)可以根据clk_dbler信号的占空比经由滤波器122转换为dc值。滤波器122的输出可以耦合到比较器124的第一输入，而比较器的第二输入耦合到具有参考电压(vref)的节点。例如，vref可以是0.5vdd，其中vdd是用于向诸如逻辑门120(和比较器124)等各种组件供电的电源轨电压。在某些方面，vref可以大于0.5vdd，或者可替代地，小于0.5vdd，具体取决于clk_dbler信号的期望占空比。
30.比较器124还可以被配置为经由控制线125(例如，控制总线)输出控制信号(标记为“rising_dly”)，使得比较器的输出耦合到第一延迟单元112和第二延迟单元114的控制输入。比较器124的输出可以为8位，如图1所示。在其他方面，比较器124的输出可以是各种合适的比特长度中的任何一种。控制信号的值是来自122的已滤波输入与vref之间的差(其可以表示clk_dbler信号与vref的代表性占空比之间的占空比差)的函数。例如，第一输入可以是0.45vdd(表示45％的clk_dbler占空比)，而vref＝0.5vdd(表示50％的期望占空比)。该差可能导致比较器124调整控制信号的值，从而导致clk_dbler信号的占空比增加(例如，通过增加第一延迟单元112和第二延迟单元114的可调整延迟)。以这种方式，滤波器122、比较器124和可调整延迟单元充当针对倍频电路100的反馈机制。
31.图2是示出根据本公开的某些方面的图1的倍频电路100的各种信号波形的时序图200。如图所示，clk_rising信号被示出为在特定频率(f)下具有约50％的占空比。如图所示，clk_falling信号是clk_rising信号的反相版本。clk_falling信号可以通过经由第二延迟级102(例如，反相器110)对输入时钟信号104进行反相(和延迟)来生成。
32.如图所示，clk_rising_dly信号具有与clk_rising信号相同的下降沿定时(例如，时间206)。然而，clk_rising_dly信号具有比clk_rising信号的上升沿(例如，时间202)晚出现的上升沿(例如，时间204)。此外，如图所示，clk_falling_dly信号具有与clk_falling信号相同的下降沿定时(例如，时间210)。然而，clk_falling_dly信号具有比clk_falling信号的上升沿(例如，时间206)晚出现的上升沿(例如，时间208)。
33.如图所示，rpulse信号表示由第一pfd 116确定的clk_rising和clk_rising_dly信号的上升沿之间的差(例如，时间202到时间204)。类似地，如图所述，fpulse信号表示由
第二pfd 118确定的clk_falling和clk_falling_dly信号的上升沿之间的差(例如，时间206到时间208)。
34.如图所示，clk_dbler信号可以表示对rpulse和fpulse信号执行逻辑运算(or或xor)的输出，使得rpulse信号和fpulse信号可以被有效地组合。以这种方式，clk_dbler信号的频率是clk_rising信号的频率的两倍。
35.示例倍频方法
36.图3是根据本公开的某些方面的用于使输入时钟信号的频率加倍的示例性操作300的流程图。操作300可以由倍频器(诸如图1的倍频电路100)执行。
37.操作300可以在框305开始，其中倍频器将输入时钟信号(例如，输入时钟信号104)延迟第一延迟(例如，经由第一延迟级101)，以生成延迟时钟信号(如，clk_rising)。在框310，倍频器可以将输入时钟信号反相并且延迟第二延迟(例如，经由第二延迟级102)以生成互补延迟时钟信号(例如，clk_falling)。
38.在框315，倍频器可以仅对延迟时钟信号的上升沿应用第一可调整延迟(例如，利用第一延迟单元112的rising_dly)以生成第一上升沿延迟时钟信号(例如，clk_rising_dly)。在框320，倍频器可以仅对互补延迟时钟信号的上升沿应用第二可调整延迟(例如，利用第二可调整延迟单元114的rising_dly)以生成第二上升沿延迟时钟信号(例如，clk_falling_dly)。
39.在框325，倍频器可以确定延迟时钟信号的上升沿与第一上升沿延迟时钟信号的上升沿之间的差(例如，经由第一pfd 116)以生成第一上升沿差信号(例如，rpulse)。在框330，倍频器可以确定互补延迟时钟信号的上升沿与第二上升沿延迟时钟信号的上升沿之间的差(例如，经由第二pfd 118)以生成第二上升沿差信号(例如，fpulse)。
40.倍频器可以在框335组合第一上升沿差信号和第二上升沿差信号以生成组合信号(例如，clk_dbler)。组合信号的频率可以是输入时钟信号的两倍。在某些方面，组合信号具有50％的占空比。
41.对于某些方面，倍频器在框340将组合信号的直流(dc)电压值与参考电压(例如，0.5*vdd)进行比较。在这种情况下，倍频器可以在框345基于比较(例如，利用比较器124)控制第一可调整延迟和/或第二可调整延迟。
42.根据某些方面，在框305将输入时钟信号延迟第一延迟可能需要反相输入时钟信号并且将反相时钟信号反相以生成延迟时钟信号。例如，输入时钟信号104可以由两个反相器106处理。对于某些方面，在框310将输入时钟信号反相并且延迟第二延迟包括利用传输门延迟输入时钟信号并且将延迟输入时钟信号反相以生成互补延迟时钟信号。例如，输入时钟信号104可以由传输门108和反相器110处理。
43.根据某些方面，在框325确定延迟时钟信号的上升沿与第一上升沿延迟时钟信号的上升沿之间的差包括使用第一pfd(例如，第一pfd 116)从延迟时钟信号(例如，clk_rising)和第一上升沿延迟时钟信号(例如，clk_rising_dly)生成第一上升沿差信号(例如，rpulse)。在某些方面，在框430确定互补延迟时钟信号的上升沿与第二上升沿延迟时钟信号的上升沿之间的差包括使用第二pfd(例如，第二pfd118)从互补延迟时钟信号(例如，clk_falling)和第二上升沿延迟时钟信号(例如，clk_falling_dly)生成第二上升沿差信号(例如，fpulse)。
44.根据某些方面，在框335组合第一上升沿差信号和第二上升沿差信号需要使用xor逻辑门(例如，逻辑门120)以从第一上升沿差信号和第二上升沿差信号生成组合信号(例如，clk_dbler)。
45.根据某些方面，操作300还可以包括对组合信号进行低通滤波(例如，利用滤波器122)以生成组合信号的dc电压值。
46.结论
47.本公开的某些方面提供了倍频器，该倍频器可以是基于pfd的仅上升沿延迟倍频器。这样的倍频器可以用pfd检测两个延迟信号之间的沿差，将上升沿延迟pfd结果与下降沿延迟pfd结果组合(例如，相加)，获取组合信号的dc值(利用低通滤波器)，并且将该dc值与电压参考(vdd/2)进行比较。该倍频器然后可以基于比较来调整上升沿延迟。以这种方式，该倍频器可以在仅上升沿延迟环境中以高性能工作，并且可以使用被设计为非常线性的延迟单元，并且仅在上升沿而不是上升沿和下降沿两者上具有精细分辨率。
48.在本公开中，“示例性”一词用于表示“用作示例、实例或说明”。本文中描述为“示例性”的任何实现或方面不一定被解释为优选于或优于本公开的其他方面。同样，术语“方面”并不要求本公开的所有方面包括所讨论的特征、优点或操作模式。本文中使用术语“耦合”来指代两个对象之间的直接或间接耦合。例如，如果对象a物理地接触对象b并且对象b接触对象c，则即使对象a和c不直接物理地彼此接触，对象a和对象c仍然可以被视为彼此耦合。例如，即使第一对象从未与第二对象直接物理接触，第一对象也可以耦合到第二对象。术语“电路”和“电路系统”被广泛使用，并且旨在包括电气设备和导体的硬件实现，这些电气设备和导体当连接和配置时能够实现本公开中描述的功能，而在电子电路的类型方面不受限制。
49.详细描述中描述的装置和方法在附图中通过各种块、模块、组件、电路、步骤、过程、算法等(统称为“要素”)进行了说明。这些要素可以使用例如硬件来实现。例如，用于延迟的部件可以包括延迟元件，诸如反相器(例如，如图1所示的反相器106或反相器110)、传输门(例如，如图1所示的传输门108)或延迟单元(例如，如图1所示的第一延迟单元112或第二延迟单元114)。用于反相的部件可以包括反相器(例如，如图1所示的反相器106或反相器110)。用于应用延迟的部件可以包括延迟单元(例如，如图1所示的第一延迟单元112或第二延迟单元114)。用于确定差的部件可以包括相位检测器，诸如相位频率检测器(pfd)(例如，如图1所示的第一pfd116或第二pfd 118)。用于组合的部件可以包括组合器、加法器或逻辑门(例如，如图1所示的逻辑门122)。用于比较的部件可以包括比较器(例如，如图1所示的比较器124)。用于控制的部件可以包括在一条或多条控制线上发送的一个或多个控制信号(例如，具有rising_dly信号的控制线125，如图1所示)。用于生成的部件可以包括用于设置电压的各种合适的电路中的任何一种，诸如参考电压发生器、齐纳二极管、分压器、缓冲器、电压调节器等。
50.本文中示出的组件、步骤、特征和/或功能中的一个或多个可以被重新布置和/或组合成单个组件、步骤、特征或功能，或者体现在若干组件、步骤或功能中。在不脱离本文中公开的特征的情况下，还可以添加附加的元件、组件、步骤和/或功能。本文中示出的装置、设备和/或组件可以被配置为执行本文中描述的方法、特征或步骤中的一个或多个。
51.应当理解，所公开的方法中的步骤的特定顺序或层次是示例性过程的说明。基于
设计偏好，可以理解，方法中的步骤的特定顺序或层次可以重新布置。所附的方法要求以样本顺序呈现各个步骤的要素，而不表示限于所呈现的特定顺序或层次，除非特别说明。
52.提供上述描述是为了使得本领域技术人员能够实践本文中描述的各个方面。对这些方面的各种修改对于本领域技术人员来说将是很清楚的，并且本文中定义的一般原理可以应用于其他方面。因此，权利要求不旨在局限于本文中示出的方面，而是应当符合与权利要求的语言一致的全部范围，其中除非特别说明，否则对单数要素的引用不旨在表示“一个并且仅一个”，而是指“一个或多个”。除非另有特别说明，否则术语“一些”是指一个或多个。引用项目列表中“的至少一个”的短语是指这些项目的任何组合，包括单个成员。例如，“a、b或c中的至少一个”旨在至少涵盖：a、b、c、a-b、a-c、b-c和a-b-c、以及上述要素的倍数的任何组合(例如，a-a、a-a-a、a-a-b、a-a-c、a-b-b、a-c-c、b-b、b-b-b、b-b-c、c-c和c-c-c、或a、b和c的任何其他排序)。本领域普通技术人员已知或稍后将已知的贯穿本公开而描述的各个方面的要素的所有结构和功能等效物通过引用明确并入本文，并且意图被权利要求所涵盖。此外，本文中公开的任何内容都不旨在专用于公众，而不管该公开内容是否在权利要求中明确列出。任何权利要求要素不得根据35u.s.c.
§
112(f)的规定来解释，除非使用短语“用于
……
部件”明确地列出了该要素，或者在方法权利要求的情况下，使用短语“用于
……
步骤”列出了该要素。
53.应当理解，权利要求不限于上述精确配置和组件。在不脱离权利要求的范围的情况下，可以对上述方法和装置的布置、操作和细节进行各种修改、改变和变化。

技术特征：

1.一种倍频器，包括：第一延迟级，具有耦合到所述倍频器的输入节点的输入；第二延迟级，具有耦合到所述输入节点的输入；第一相位频率检测器(pfd)，具有耦合到所述第一延迟级的输出的第一输入；第一仅上升沿可调整延迟单元，具有耦合到所述第一延迟级的所述输出的输入并且具有耦合到所述第一pfd的第二输入的输出；第二pfd，具有耦合到所述第二延迟级的输出的第一输入；第二仅上升沿可调整延迟单元，具有耦合到所述第二延迟级的所述输出的输入并且具有耦合到所述第二pfd的第二输入的输出；逻辑门，具有耦合到所述第一pfd的输出的第一输入并且具有耦合到所述第二pfd的输出的第二输入；以及比较器，被配置为：将所述逻辑门的输出的直流(dc)电压值与参考电压进行比较；以及基于所述比较来控制所述第一仅上升沿可调整延迟单元和所述第二仅上升沿可调整延迟单元。2.根据权利要求1所述的倍频器，还包括低通滤波器，所述低通滤波器具有耦合到所述逻辑门的所述输出的输入和耦合到所述比较器的输入的输出，所述低通滤波器被配置为生成所述逻辑门的所述输出的所述dc值。3.根据权利要求1所述的倍频器，其中所述逻辑门包括异或(xor)逻辑门。4.根据权利要求1所述的倍频器，其中所述第一延迟级包括：第一反相器，具有耦合到所述输入节点的输入；以及第二反相器，具有耦合到所述第一反相器的输出的输入并且具有耦合到所述第一延迟级的所述输出的输出。5.根据权利要求4所述的倍频器，其中所述第二延迟级包括传输门和反相器。6.根据权利要求5所述的倍频器，其中：所述传输门的输入耦合到所述输入节点；所述传输门的输出耦合到所述反相器的输入；以及所述反相器的输出耦合到所述第二延迟级的所述输出。7.根据权利要求1所述的倍频器，其中所述参考电压是用于向所述逻辑门供电的功率轨电压的一半。8.根据权利要求1所述的倍频器，其中所述比较器的输出耦合到所述第一仅上升沿可调整延迟单元的控制输入和所述第二仅上升沿可调整延迟单元的控制输入。9.根据权利要求1所述的倍频器，其中所述比较器的所述输出包括8位输出。10.根据权利要求1所述的倍频器，其中所述逻辑门的所述输出是所述倍频器的输出节点。11.一种半速率时钟发生器，包括根据权利要求1所述的倍频器。12.一种使输入时钟信号的频率加倍的方法，所述方法包括：将所述输入时钟信号延迟第一延迟以生成延迟时钟信号；将所述输入时钟信号反相并且延迟第二延迟以生成互补延迟时钟信号；
仅对所述延迟时钟信号的上升沿应用第一可调整延迟以生成第一上升沿延迟时钟信号；仅对所述互补延迟时钟信号的上升沿应用第二可调整延迟以生成第二上升沿延迟时钟信号；确定所述延迟时钟信号的上升沿与所述第一上升沿延迟时钟信号的上升沿之间的差以生成第一上升沿差信号；确定所述互补延迟时钟信号的上升沿与所述第二上升沿延迟时钟信号的上升沿之间的差以生成第二上升沿差信号；组合所述第一上升沿差信号和所述第二上升沿差信号以生成组合信号；将所述组合信号的直流(dc)电压值与参考电压进行比较；以及基于所述比较来控制所述第一可调整延迟和所述第二可调整延迟。13.根据权利要求12所述的方法，其中将所述输入时钟信号延迟所述第一延迟包括：将所述输入时钟信号反相并且将反相时钟信号反相以生成所述延迟时钟信号。14.根据权利要求13所述的方法，其中将所述输入时钟信号反相并且延迟所述第二延迟包括：利用传输门延迟所述输入时钟信号并且将延迟输入时钟信号反相以生成所述互补延迟时钟信号。15.根据权利要求12所述的方法，其中：确定所述延迟时钟信号的所述上升沿与所述第一上升沿延迟时钟信号的所述上升沿之间的所述差包括：使用第一相位频率检测器(pfd)从所述延迟时钟信号和所述第一上升沿延迟时钟信号生成所述第一上升沿差信号；以及确定所述互补延迟时钟信号的所述上升沿与所述第二上升沿延迟时钟信号的所述上升沿之间的所述差包括：使用第二pfd从所述互补延迟时钟信号和所述第二上升沿延迟时钟信号生成所述第二上升沿差信号。16.根据权利要求12所述的方法，其中组合所述第一上升沿差信号和所述第二上升沿差信号包括：使用异或(xor)逻辑门从所述第一上升沿差信号和所述第二上升沿差信号生成所述组合信号。17.根据权利要求12所述的方法，还包括：对所述组合信号进行低通滤波以生成所述组合信号的所述dc电压值。18.根据权利要求12所述的方法，其中所述组合信号具有50％的占空比和两倍于所述输入时钟信号的频率。19.一种用于使输入时钟信号的频率加倍的装置，所述装置包括：用于将所述输入时钟信号延迟第一延迟以生成延迟时钟信号的部件；用于将所述输入时钟信号反相并且延迟第二延迟以生成互补延迟时钟信号的部件；用于仅对所述延迟时钟信号的上升沿应用第一可调整延迟以生成第一上升沿延迟时钟信号的部件；用于仅对所述互补延迟时钟信号的上升沿应用第二可调整延迟以生成第二上升沿延迟时钟信号的部件；用于确定所述延迟时钟信号的上升沿与所述第一上升沿延迟时钟信号的上升沿之间的差以生成第一上升沿差信号的部件；
用于确定所述互补延迟时钟信号的上升沿与所述第二上升沿延迟时钟信号的上升沿之间的差以生成第二上升沿差信号的部件；用于组合所述第一上升沿差信号和所述第二上升沿差信号以生成组合信号的部件；用于将所述组合信号的直流(dc)电压值与参考电压进行比较的部件；以及用于基于所述比较来控制所述第一可调整延迟和所述第二可调整延迟的部件。20.根据权利要求19所述的装置，还包括：用于生成所述组合信号的所述dc电压值的部件。

技术总结

本公开的某些方面总体上涉及用于使信号的频率加倍的技术和装置。例如，某些方面涉及基于相位频率检测器(PFD)的仅上升沿延迟的倍频电路。一个示例倍频器电路通常包括第一延迟级、第二延迟级、第一PFD、第一仅上升沿可调整延迟单元、第二PFD、第二仅上升沿可调整延迟单元、逻辑门和比较器，该比较器被配置为将逻辑门的输出的直流(DC)电压值与参考电压进行比较，并且基于比较来控制第一仅上升沿可调整延迟单元和第二仅上升沿可调整延迟单元。迟单元和第二仅上升沿可调整延迟单元。迟单元和第二仅上升沿可调整延迟单元。