一种减小存储器位线编程干扰的方法及其存储器与流程

1.本发明涉及电子技术领域，具体涉及一种可减小位线编程干扰的存储器阵列。

背景技术：

2.随着eeprom/flash存储器的存储单元特征尺寸的减小，相邻位bit)之间在编程操作时会出现互相干扰的情况。以eeprom编程操作为例，当对一个字节(byte)进行编程操作时，需要编程的字节对应的位线(bitline)会被置为12v以上的高压；而不需要编程的字节对应的位线则处于悬空状态(floating)。由于位线之间耦合电容的存在，本处于悬空状态的位线会被耦合到一个较高的电压。当这个电压达到8v左右时，由于隧穿效应，该原本不应被写入的存储单元(bitcell)，将被“误”写入，这就是通常所说的编程干扰(programing disturb)现象。
3.针对上述问题，通常采用增加位线钳位电路的方式来改善，其具体原理为当一个存储单元处于非编程状态时，其对应的位线不再悬空，而是接到一个专门设计的钳位电平(vcc附近)上，这样就能有效避免相邻位线的耦合效应。但是这种方案的缺点在于需要在位线驱动电路里增加专门的钳位电路，这会增大位线驱动模块的面积，导致芯片成本大幅上升。因此，迫切需要一种价廉易操作的改善方式以降低编程时相邻位线之间的干扰。
4.可以理解的是，上述陈述仅提供与本发明有关的背景技术，而并不必然地构成现有技术。

技术实现要素：

5.本发明的目的在于提供一种减小存储器位线编程干扰的方法及其存储器，该方法将存储阵列中的相邻位线采用不同层的金属线走线；在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线以减小编程时位线之间的相互干扰。该方式在不增加芯片面积开销的情况下，有效的抑制了位线耦合导致的编程干扰效应；该方法可应用于eeprom、flash及其它类似操作的nvm存储器的阵列设计中，均可减小编程时相邻位线之间的干扰。
6.为了达到上述目的，本发明通过以下技术方案实现：
7.一种减小存储器位线编程干扰的方法，包含：
8.所述存储器包含的多个存储阵列中包含多个相同的存储单元和多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，将相邻位线采用不同层的金属线走线；
9.在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线。
10.可选的，所述接地金属线设置于上层金属线走线的两个位线之间。
11.可选的，所述存储器包含eeprom存储阵列或flash存储阵列。
12.可选的，一种存储器，包含：
13.多个存储阵列，所述存储阵列包含：
14.多个相同的存储单元；
15.多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，其中，相邻位线由不同层的金属线走线，至少一层同层金属线走线的至少两个位线之间设置有一条与此两条位线平行的接地金属线。
16.可选的，所述存储阵列里的各相邻位线采用第一层金属线走线和第二层金属线走线，所述第二层金属线为上层走线，由第二层金属线走线的至少两个位线之间设置有一条与此两条位线平行的接地金属线。
17.可选的，由所述第二层金属线走线的各个位线中，各个位线之间均设置有一条与此两条位线平行的接地金属线。
18.可选的，所述存储阵列包含由所述第二层金属线走线的零号位线、二号位线和四号位线，以及由所述第一层金属线走线的一号位线和三号位线，所述一号位线和三号位线与所述零号位线、二号位线和四号位线交错排列，所述一号位线的相邻位线为零号位线和二号位线。
19.可选的，所述零号位线和二号位线之间设置有一条与此两条位线平行的第一接地金属线，所述二号位线和四号位线之间设置有一条与此两条位线平行的第二接地金属线。
20.可选的，编程时所述一号位线的耦合电压v
bl1
为：
[0021][0022]
其中，c
c1
为零号位线与一号位线之间的电容，c
c2
为二号位线与一号位线之间的电容，c
gnd
为一号位线的接地耦合电容，c’gnd
为第一接地金属线与一号位线之间的电容，v
pp
为编程时的位线电压。
[0023]
可选的，所述存储器包含eeprom存储阵列或flash存储阵列。
[0024]
本发明与现有技术相比具有以下优点：
[0025]
本发明的一种减小存储器位线编程干扰的方法及其存储器中，该方法将存储阵列中的相邻位线采用不同层的金属线走线；在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线以减小编程时位线之间的相互干扰。该方式在不增加芯片面积开销的情况下，有效的抑制了位线耦合导致的编程干扰效应。
[0026]
进一步的，本发明的减小存储器位线编程干扰的方法可应用于eeprom、flash及其它类似操作的nvm存储器的阵列设计中，均可减小存储器中相邻位线之间的干扰。
附图说明
[0027]
图1为一种eeprom存储阵列中的位线截面示意图；
[0028]
图2为本发明的一种eeprom存储阵列中的位线截面示意图。
具体实施方式
[0029]
以下结合附图，通过详细说明一个较佳的具体实施例，对本发明做进一步阐述。
[0030]
以下结合附图和具体实施方式对本发明提出的一种减小存储器位线编程干扰的方法作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需要说明的是，附
图采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施方式的目的。为了使本发明的目的、特征和优点能够更加明显易懂，请参阅附图。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容能涵盖的范围内。
[0031]
为进一步减小编程时相邻位线之间的干扰，如图1所示，在版图设计中将相邻位线使用非同层金属线走线，即采用跳线模式进行存储阵列的位线排布。具体地，所述存储阵列里包含零号位线bl0、一号位线bl1、二号位线bl2、三号位线bl3、四号位线bl4、五号位线bl5、六号位线bl6和七号位线bl7(各位线方向与纸面垂直)，相邻位线由不同层的金属线走线，如图1所示，零号位线bl0、二号位线bl2、四号位线bl4和六号位线bl6均采用第二层金属线metal2走线(各位线的各金属线均处于
②
层，该层各位线走线的各金属线都叫第二层金属线metal2，各金属线与位线均垂直于纸面)(第二层金属线metal2在图中未示出)，一号位线bl1、三号位线bl3、五号位线bl5和七号位线bl7均采用第一层金属线metal1走线(各位线的各金属线均处于
①
层，该层各位线走线的各金属线都叫第一层金属线metal1，各金属线与位线均垂直于纸面)(第一层金属线metal1在图中未示出)，由所述第一层金属线metal1走线的各位线和由所述第二层金属线metal2走线的各位线之间交错排列，以减小相邻位线间的耦合电容，同时也不会带来额外的电路模块和面积开销。对于一号位线bl1而言，其相邻位线为零号位线bl0和二号位线bl2，在编程时，当其周边的零号位线bl0、二号位线bl2和三号位线bl3均处于编程高压状态时，一号位线bl1被耦合的电压为：
[0032][0033]
其中，c
c1
为零号位线bl0与一号位线bl1之间的电容，c
c2
为二号位线bl2与一号位线bl1之间的电容，c
gnd
为一号位线bl1的接地耦合电容，v
pp
为编程时的位线电压。
[0034]
但是在实际应用中，上述方案存在一定的缺陷，当存储单元(bitcell)的尺寸进一步减小后，相邻位线和次相邻位线的耦合电容相当的情况下，这种方案的抗耦合效果大打折扣，特别是针对非编程位(bit)的相邻及次相邻字节均同时处于编程状态的特殊模式(pattern)下，这种方案的几乎失效。
[0035]
进一步的，本发明进一步提供了一种减小存储器位线编程干扰的方法，该方法包含：所述存储器包含的多个存储阵列中包含多个相同的存储单元和多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，将相邻位线采用不同层的金属线走线；在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线，该接地金属线不与其他金属线接触且不与位线接触。该方法优化了位线的布线设计，操作简单，其对应的存储器成本更低可靠性更高，无需增加芯片面积开销即可有效的抑制编程时由于位线耦合导致的干扰效应。
[0036]
进一步的，在本实施例中，将所述接地金属线设置于上层金属线走线的两个位线之间，以减小位线之间的相互干扰。可以理解的是，在其他实施例中，所述接地金属线设置于下层金属线走线的两个位线之间，本发明对其设置不做限制。
[0037]
需要说明的是，本发明的上述方法不仅限应用于包含eeprom存储阵列的存储器
中，其还可以应用于包含flash存储阵列及其他类似操作的nvm存储器的阵列中，本发明对此不加以限制，具体实施方法可以根据实际布线的情况选择相应的金属层次。
[0038]
进一步的，以eeprom的存储阵列为例说明上述改善方法，在本实施例中，该eeprom存储器包含多个存储阵列，所述存储阵列包含多个相同的存储单元和多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，其中，相邻位线由不同层的金属线走线，至少一层同层金属线走线的至少两个位线之间设置有一条与此两条位线平行的接地金属线。该存储器的结构复杂性远低于增设位线钳位电路的存储器，无需增加芯片面积开销，成本较低，该方式有效的抑制了位线耦合导致的编程干扰效应。需要说明的是，所述存储阵列中不仅限于包含上述存储单元和位线，其还包含现有的行选择电路、列解码电路和列选择电路等，本发明对此不加以限制和赘述，该存储器存储和读取字节的原理等与现有存储器相似或相同(如专利中cn 112466370 a的存储器)，本发明对此不加以限制及赘述。
[0039]
进一步的，以存储阵列的部分设置为例进行说明，所述存储阵列里的各相邻位线采用第一层金属线metal1走线和第二层金属线metal2走线(图2中
①
层的为由第一层金属线metal1走线的各位线及其金属线，
②
层的为由第二层金属线metal2走线的各位线及其金属线)，由所述第一层金属线metal1走线的各位线和由所述第二层金属线metal2走线的各位线之间交错排列，所述第二层金属线metal2为上层走线，由第二层金属线metal2走线的至少两个位线之间设置有一条与此两条位线平行的接地金属线。可以理解的是，该层金属线走线的各位线之间设置的接地金属线的数量越多，该层金属线接触的各位线的相邻位线之间的干扰越小，当然，本发明对设置的接地金属线的数量不做限制。如图2所示，在本实施例中，由所述第二层金属线metal2走线的各个位线中，每两个位线之间均设置有一条与此两条位线平行的接地金属线。
[0040]
具体地，如图2所示，所述存储阵列的零号位线bl0、二号位线bl2、四号位线bl4和六号位线bl6采用第二层金属线metal2走线(都属于
②
层)，一号位线bl1、三号位线bl3、五号位线bl5和七号位线bl7采用第一层金属线metal1走线(都属于
①
层)，各位线及其金属线的方向与纸面垂直，由所述第一层金属线metal1走线的各位线和由所述第二层金属线metal2走线的各位线之间交错排列。
[0041]
如图2所示，在本实施例中，由第二层金属线metal2走线的位线之间设置有一条与此两条位线平行的接地金属线。具体地，所述零号位线bl0和二号位线bl2之间设置有一条与此两条位线平行的第一接地金属线m2d1，所述二号位线bl2和四号位线bl4之间设置有一条与此两条位线平行的第二接地金属线m2d2，所述四号位线bl4和六号位线bl6之间设置有一条与此两条位线平行的第三接地金属线m2d3。当然，该存储阵列中金属线层次不仅限于上述，各层金属线走线的位线数量也不仅限于上述数量，本实施例为便于说明仅示例性地列举其中部分位线。
[0042]
对于一号位线bl1而言，其相邻位线为零号位线bl0和二号位线bl2。在编程时，当其周边的零号位线bl0、二号位线bl2和三号位线bl3均处于编程高压状态时，一号位线bl1被耦合的电压v
bl1
为：
[0043]
[0044]
其中，c
c1
为零号位线bl0与一号位线bl1之间的电容，c
c2
为二号位线bl2与一号位线bl1之间的电容，c
gnd
为一号位线bl1的接地耦合电容，c’gnd
为第一接地金属线m2d1与一号位线bl1之间的电容，v
pp
为编程时的位线电压。
[0045]
由上述可知，相较于仅排布为跳线模式的存储阵列，与本发明的改善方法对应的存储器在编程时位线被耦合到的电压更小，各个相邻位线之间的干扰更小。在实际应用中，以smic0.13um eeprom工艺为例，通过增加接地金属线(屏蔽线)后，tcad仿真显示耦合电压减小了45％。
[0046]
可以理解的是，所述接地金属线不仅限于设置于上述由第二层金属线metal2走线的位线之间，在其他实施例中，其还可以设置在由第一层金属线metal1走线的位线之间，本发明对金属线层次不做限制。当所述接地金属线设置于由第一层金属线metal1走线的位线之间时，与其相邻的上层金属线即第二层金属线metal2走线的各位线之间不设置接地金属线。
[0047]
需要说明的是，本发明的存储阵列中不仅限于包含上述两层金属线走线和上述位线，此处仅为说明而示例性列举其中的一部分结构进行说明，在实际应用中，其金属线层次和位线的数量和排布可根据实际需要进行设置，本发明对此不加以限制。进一步的，所述存储器不仅限包含上述eeprom存储阵列，在其他实施例中，其还可以为flash存储阵列及其他类似操作的nvm存储器的阵列，本发明对此不加以限制，具体实施方法可以根据实际布线的情况选择相应的金属层次。
[0048]
综上所述，本发明的一种减小存储器位线编程干扰的方法及其存储器中，该方法将存储阵列中的相邻位线采用不同层的金属线走线，在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线以减小编程时位线之间的相互干扰。该方式在不增加芯片面积开销的情况下，有效的抑制了位线耦合导致的编程干扰效应。
[0049]
进一步的，本发明的减小存储器位线编程干扰的方法可应用于eeprom、flash及其它类似操作的nvm存储器的阵列设计中，均可减小存储器中相邻位线之间的干扰。
[0050]
尽管本发明的内容已经通过上述优选实施例作了详细介绍，但应当认识到上述的描述不应被认为是对本发明的限制。在本领域技术人员阅读了上述内容后，对于本发明的多种修改和替代都将是显而易见的。因此，本发明的保护范围应由所附的权利要求来限定。

技术特征：

1.一种减小存储器位线编程干扰的方法，其特征在于，包含：所述存储器包含的多个存储阵列中包含多个相同的存储单元和多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，将相邻位线采用不同层的金属线走线；在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线。2.如权利要求1所述的减小存储器位线编程干扰的方法，其特征在于，所述接地金属线设置于上层金属线走线的两个位线之间。3.如权利要求1所述的减小存储器位线编程干扰的方法，其特征在于，所述存储器包含eeprom存储阵列或flash存储阵列。4.一种存储器，其特征在于，包含：多个存储阵列，所述存储阵列包含：多个相同的存储单元；多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，其中，相邻位线由不同层的金属线走线，至少一层同层金属线走线的至少两个位线之间设置有一条与此两条位线平行的接地金属线。5.如权利要求4所述的存储器，其特征在于，所述存储阵列里的各相邻位线采用第一层金属线走线和第二层金属线走线，所述第二层金属线为上层走线，由第二层金属线走线的至少两个位线之间设置有一条与此两条位线平行的接地金属线。6.如权利要求5所述的存储器，其特征在于，由所述第二层金属线走线的各个位线中，各个位线之间均设置有一条与此两条位线平行的接地金属线。7.如权利要求5所述的存储器，其特征在于，所述存储阵列包含由所述第二层金属线走线的零号位线、二号位线和四号位线，以及由所述第一层金属线走线的一号位线和三号位线，所述一号位线和三号位线与所述零号位线、二号位线和四号位线交错排列，所述一号位线的相邻位线为零号位线和二号位线。8.如权利要求7所述的存储器，其特征在于，所述零号位线和二号位线之间设置有一条与此两条位线平行的第一接地金属线，所述二号位线和四号位线之间设置有一条与此两条位线平行的第二接地金属线。9.如权利要求8所述的存储器，其特征在于，编程时所述一号位线的耦合电压v
bl1
为：其中，c
c1
为零号位线与一号位线之间的电容，c
c2
为二号位线与一号位线之间的电容，c
gnd
为一号位线的接地耦合电容，c’gnd
为第一接地金属线与一号位线之间的电容，v
pp
为编程时的位线电压。10.如权利要求4所述的存储器，其特征在于，所述存储器包含eeprom存储阵列或flash存储阵列。

技术总结

本发明公开了一种减小存储器位线编程干扰的方法及其存储器，该方法包含：所述存储器包含的多个存储阵列中包含多个相同的存储单元和多个位线，一个位线连接同一列的存储单元，不同的位线对应不同列的存储单元，将相邻位线采用不同层的金属线走线；在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线。其优点是：该方法在至少一层同层金属线走线的至少两个位线之间设置一条与此两条位线平行的接地金属线以减小编程时位线之间的相互干扰，在不增加芯片面积开销的情况下，有效的抑制了位线耦合导致的编程干扰效应。的编程干扰效应。的编程干扰效应。