灵敏放大器电路的制作方法

1.本技术涉及存储技术领域，尤其涉及一种灵敏放大器电路。

背景技术：

2.磁性随机存储器(mram，magnetic random access memory)具有高读写速度、高密度、低功耗、长数据保存时间和高寿命等特点，有着不可估量的广阔前景。mram中具有mtj单元，且mtj单元具有电阻可变性，当自由层磁向与固定层磁向相同(p)时，mtj单元的阻值呈现低阻态(简称r
p
)，当自由层磁向与固定层磁向相反(ap)时，mtj单元的阻值呈现高阻态(简称r
ap
)，因此可以通过mtj单元的不同电阻状态来存储数据信息。
3.由于受制造工艺的限制，mtj单元的r
p
与r
ap
的差值较低，因此导致读出电路区分两种状态的窗口较小，同时由于mtj单元的阻值呈高斯分布，低阻态的最大阻值与高阻态的最小阻值之间的阻差进一步减小，所以需要通过提高灵敏放大器的性能来提升marm的读取裕度(margin)。

技术实现要素：

4.本技术解决的技术问题是提供一种具有高感知裕度的灵敏放大器电路。
5.为解决上述技术问题，本技术提供一种灵敏放大器电路，包括：采样模块，采集并存储通路的电流；控制模块，与所述采样模块相连且连接处为放大输出端，用于控制所述采样模块进行电流采集操作或对所述放大输出端进行充放电操作；数据与参考通路模块，与所述采样模块一同对所述放大输出端进行充放电操作，所述数据与参考通路模块包括与所述控制模块相连的数据通路和两路参考通路；锁存与比较模块，与所述放大输出端相连，锁存并输出最终数据。
6.在本技术实施例中，所述采样模块包括三个采样晶体管，每个采样晶体管的源端和衬底端连接至电源，栅端连接栅极电容，所述栅极电容连接所述电源，所述采样晶体管的漏端连接至所在通路的放大输出端。
7.在本技术实施例中，所述控制模块包括：钳制晶体管组，与所述采样晶体管相应配置，且每一钳制晶体管组包括两个栅端相连的钳制晶体管，其中一个钳制晶体管的源端和另一个钳制晶体管的漏端连接至所在通路的放大输出端；传输门组，与所述钳制晶体管相应配置，且每一传输门组包括至少两个传输门，所述传输门的一端连接相应的钳制晶体管，另一端连接所述数据通路或所述参考通路。
8.在本技术实施例中，所述数据与参考通路模块包括数据通路、低阻参考通路和高阻参考通路，所述数据通路、低阻参考通路和高阻参考通路均包括通路晶体管，且所述通路晶体管的栅端连接至字线。
9.在本技术实施例中，所述数据通路还包括：mtj模块，与所述数据通路的通路晶体管相连；至少两个栅端相连的第一分流晶体管，其中一部分第一分流晶体管的源端连接相应的传输门，漏端连接所述mtj模块，另一部分第一分流晶体管的源端连接所述mtj模块，漏
端连接相应的传输门。
10.在本技术实施例中，所述低阻参考通路还包括：参考低阻，与所述低阻参考通路的通路晶体管相连；至少两个栅端相连的第二分流晶体管，其中一部分第二分流晶体管的源端连接相应的传输门，漏端连接所述参考低阻，另一部分第二分流晶体管的源端连接所述参考低阻，漏端连接相应的传输门。
11.在本技术实施例中，所述高阻参考通路还包括：参考高阻，与所述高阻参考通路的通路晶体管相连；至少两个栅端相连的第三分流晶体管，其中一部分第三分流晶体管的源端连接相应的传输门，漏端连接所述参考高阻，另一部分第三分流晶体管的源端连接所述参考高阻，漏端连接相应的传输门。
12.在本技术实施例中，所述参考低阻的阻值等于所述mtj模块处于低阻态时的阻值，所述参考高阻的阻值等于所述mtj模块处于高阻态时的阻值。
13.在本技术实施例中，所述锁存与比较模块包括第一锁存电路和第二锁存电路，所述第一锁存电路和第二锁存电路均包括第一锁存晶体管、第二锁存晶体管、第三锁存晶体管、第四锁存晶体管、第五锁存晶体管及第六锁存晶体管，其中：所述第二锁存晶体管的源端连接所述第一锁存晶体管的源端，所述第二锁存晶体管的漏端连接所述第三锁存晶体管的源端且连接处为第一锁存输入端，所述第三锁存晶体管的漏端连接所述第六锁存晶体管的漏端；所述第四锁存晶体管的漏端连接所述第一锁存晶体管的源端，所述第四锁存晶体管的源端连接所述第五锁存晶体管的漏端且连接处为第二锁存输入端，所述第五锁存晶体管的源端连接所述第六锁存晶体管的漏端；所述第二锁存晶体管和所述第三锁存晶体管的栅端连接至所述第二锁存输入端，所述第四锁存晶体管和所述第五锁存晶体管的栅端连接至所述第一锁存输入端；所述第一锁存电路与第二锁存电路的第二锁存输入端相连。
14.在本技术实施例中，所述第一锁存电路和所述第二锁存电路的第一锁存输入端、第二锁存输入端与相应的放大输出端相连。
15.本技术技术方案的灵敏放大器电路，设置了一路数据通路和两路参考通路，其中一路参考电路为低阻参考通路，另一路参考电路为高阻参考通路，并且进一步将高阻参考通路、低阻参考通路及数据通路均分成两支路，以分别产生两个0.5i
ap
、两个0.5i
p
、两个0.5id的电流源，并通过对各电流源之间进行组合，将放大输出点之间的电流差提升至原来的三倍，在r
p
和r
ap
差值较小时，仍能产生较大的压差，进而提高灵敏放大器的裕度。
附图说明
16.以下附图详细描述了本技术中披露的示例性实施例。其中相同的附图标记在附图的若干视图中表示类似的结构。本领域的一般技术人员将理解这些实施例是非限制性的、示例性的实施例，附图仅用于说明和描述的目的，并不旨在限制本技术的范围，其他方式的实施例也可能同样的完成本技术中的发明意图。应当理解，附图未按比例绘制。其中：
17.图1为一种灵敏放大器的电路结构图；
18.图2为本技术实施例的灵敏放大器电路的结构结构图；
19.图3为本技术实施例的灵敏放大器电路的结构结构图；
20.图4为本技术实施例的灵敏放大器电路中锁存与比较模块的结构结构图；
21.图5为本技术实施例和传统的灵敏放大器的裕度仿真结果。
具体实施方式
22.以下描述提供了本技术的特定应用场景和要求，目的是使本领域技术人员能够制造和使用本技术中的内容。对于本领域技术人员来说，对所公开的实施例的各种局部修改是显而易见的，并且在不脱离本技术的精神和范围的情况下，可以将这里定义的一般原理应用于其他实施例和应用。因此，本技术不限于所示的实施例，而是与权利要求一致的最宽范围。
23.参考图1，一种灵敏放大器电路，包括数据通路和参考通路，所述数据通路包括第一晶体管m1、第三晶体管m3、第五晶体管m5及存储单元cell，其中所述第一晶体管m1的源端和衬底端连接电源线，所述第一晶体管m1的漏端连接所述第三晶体管m3的源端，所述第三晶体管m3的漏端连接所述存储单元cell，所述存储单元cell连接所述第五晶体管m5的漏端，所述第五晶体管的源端和衬底端接低电平vss。
24.所述参考通路包括第二晶体管m2、第四晶体管m5、第六晶体管m6及参考单元ref，其中所述第二晶体管m2的漏端及衬底端连接电源线，所述第二晶体管m2的源端连接所述第四晶体管m4的漏端，所述第四晶体管m4的源端连接所述参考单元ref，所述参考单元ref连接所述第六晶体管m6的漏端，所述第六晶体管m6的源端和衬底端连接低电平vss。
25.所述第一晶体管m1和所述第二晶体管m2的栅端连接且提供偏置电压v
bias
，所述第三晶体管m3和所述第四晶体管m4的栅端相连且提供钳制电压v
clamp
，所述第五晶体管m5和所述第六晶体管m6的栅端连接至字线wl。进行逻辑运算时，在outb处采集所述参考通路的电流，在out处采集所述数据通路的电流，并将采集的电流输出至灵敏放大器，通过灵敏放大器进行运算并输出结果。
26.由于钳制电压v
clamp
会钳制通路中电流至较小的值，因而导致通路电流较小，限制了灵敏放大器的裕度。同时，所述参考单元的阻值介于r
p
和r
ap
之间，大约可以产生大小为0.5(i
p
+i
ap
)的电流，所述i
p
为存储单元呈低阻态时通路的电流，i
ap
为存储单元呈高阻态时通路的电流。由于电流镜像关系，经过第一晶体管m1的电流i
m1
、经过第二晶体管m2的电流i
m2
及经过参考单元ref的电流i
ref
的大小均为0.5(i
p
+i
ap
)，当cell存储0时，out点放电至低电平，当cell存储1时，out点充电至高电平，灵敏放大器在进行读操作时，out与outb之间的电流差在0.5(i
p-i
ap
)，进一步限制了灵敏放大器的裕度。
27.鉴于此，本技术技术方案对传统的灵敏放大器进行了改进，除了设置产生电流id的数据通路外，还设置了两个参考通路，分别是低阻作为参考产生参考电流i
p
的低阻参考通路和高阻作为参考产生电流i
ap
的高阻参考通路，并且分别将高阻参考通路、低阻参考通路及数据通路进一步分成两支路，以分别产生两个0.5i
ap
、两个0.5i
p
、两个0.5id的电流源。通过对各电流源之间进行组合，在放大输出点之间产生大的电流差，在r
p
和r
ap
差值较小时，仍能产生较大的压差，进而提高灵敏放大器的裕度。
28.下面结合实施例和附图对本技术技术方案进行详细说明。
29.参考图2，本技术实施例的灵敏放大器电路，包括：采样模块1、控制模块2、数据与参考模块3以及锁存与比较模块4。其中所述采样模块1用于采集并存储通路的电流，所述采集模块1可以包括若干采集单元，例如所述采集模块1可以包括采集单元11、采集单元12及采集单元13，各采集单元负责采集并存储各自所在通路上的电流。
30.所述控制模块2与所述采样模块1相连，且连接处为放大输出端，所述控制模块2用
于控制所述采样模块1进行电流采集操作或进行充放电操作。所述控制模块2可以包括若干控制单元，所述控制单元的数量与所述采集单元的数量相应设置，例如所述控制模块2包括控制单元21、控制单元22及控制单元23，其中所述控制单元21与所述采集模块11相连且连接处为放大输出端out1，所述控制单元21用于控制所述采集模块11进行电流采集操作或对所述放大输出端out1进行充放电操作；所述控制单元22与所述采集模块12相连且连接处为放大输出端out2，所述控制单元22用于控制所述采集模块12进行电流采集操作或对所述放大输出端out2进行充放电操作；所述控制单元23与所述采集模块13相连且连接处为放大输出端out3，所述控制单元23用于控制所述采集模块13进行电流采集操作或对所述放大输出端out3进行充放电操作。
31.所述数据与参考通路模块3与所述控制模块2相连，且与所述采样模块1一同对所述放大输出端进行充放电操作。在本技术实施例中，所述数据与参考通路模块3包括数据通路32和两路参考通路，所述两路参考通路可以是高阻参考通路33和低阻参考通路31。其中，所述低阻参考通路31与所述采集单元11一同对所述放大输出端out1进行充放电操作；所述高阻参考通路33与所述采集单元13一同对所述放大输出端out3进行充放电操作；所述数据通路32与所述采集单元11一同对所述放大输出端out1进行充放电操作。
32.所述锁存与比较模块4与所述放大输出端连接，锁存并输出最终数据。在本技术实施例中，所述放大输出端out1、所述放大输出端out2及所述放大输出端out4均连接至所述锁存与比较模块4。所述放大输出端out1、所述放大输出端out2及所述放大输出端out4处的电流输出至锁存与比较模块4，所述锁存与比较模块4对流入的电流进行锁存，并输出最终的数据。
33.结合图2和图3，在本技术实施例中，所述采样模块1包括采样晶体管m1、采样晶体管m2及采样晶体管m3，各采样晶体管采集并存储不同通路的电流，其中所述采样晶体管m1采集并存储所述低阻参考通路的电流，所述采样晶体管m2采集并存储所述数据通路的电流，所述采样晶体管m3采集并存储所述高阻参考通路的电流。
34.所述采样晶体管m1的源端和衬底端均连接至电源，所述采样晶体管m1的栅端连接栅极电容c1，所述栅极电容c1连接至所述电源，所述采样晶体管m1的漏端连接至所在通路(即低阻参考通路)的放大输出端outl；所述采样晶体管m2的源端和衬底端均连接至电源，所述采样晶体管m2的栅端连接栅极电容c2，所述栅极电容c2连接至所述电源，所述采样晶体管m2的漏端连接至所在通路(即数据通路)的放大输出端out；所述采样晶体管m3的源端和衬底端均连接至电源，所述采样晶体管m3的栅端连接栅极电容c3，所述栅极电容c3连接至所述电源，所述采样晶体管m3的漏端连接至所在通路(即高阻参考通路)的放大输出端outh。所述栅极电容c1、栅极电容c2及栅极电容c3用于存储采集到的电流。
35.所述采样晶体管m1的漏端与栅端之间连接有第一开关s11，所述采样晶体管m2的漏端与栅端之间连接有第一开关s12，所述采样晶体管m3的漏端与栅端之间连接有第一开关s13，所述第一开关s11、第一开关s12及第一开关s13用于辅助控制相应通路进行电流采集或是对相应放大输出端进行充放电操作。
36.在本技术实施例中，所述采样晶体管m1、采样晶体管m2及采样晶体管m3可以是pmos管，在其他实施例中也可以根据实际情况对晶体管的类型进行调整。
37.所述控制模块2包括若干钳制晶体管组和若干传输门组，所述钳制晶体管组与所
述采样晶体管相应配置，每一钳制晶体管组包括两个栅端相连的钳制晶体管，其中一个钳制晶体管的源端和另一个钳制晶体管的漏端连接至所在通路的放大输出端。在本技术实施例中，所述采样晶体管m1相应配置有钳制晶体管m21和钳制晶体管m22，所述钳制晶体管m21的源端和所述钳制晶体管m22的漏端连接至所述放大输出端outl；所述采样晶体管m2相应配置有钳制晶体管m23和钳制晶体管m24，所述钳制晶体管m23的源端和所述钳制晶体管m24的漏端连接至所述放大输出端out；所述采样晶体管m3相应配置有钳制晶体管m25和钳制晶体管m26，所述钳制晶体管m25的源端和所述钳制晶体管m26的漏端连接至所述放大输出端outh。
38.在本技术实施例中，所述钳制晶体管m21、钳制晶体管m22、钳制晶体管m23、钳制晶体管m24、钳制晶体管m25和钳制晶体管m26可以是nmos管，在其他实施例中，可以根据具体情况进行选择。
39.所述传输门组与所述钳制晶体管相应配置，且每一传输门组包括至少两个传输门。本技术实施例的传输门(transmission gate)可以是cmos传输门，所述cmos传输门属于一种可控开关电路，既可以传送数字信号又可以传输模拟信号，由一个pmos和一个nmos管并联构成，其具有很低的导通电阻(几百欧)和很高的截止电阻(大于10^9欧)，当pmos的栅端接高电平，nmos的栅端接低电平时，cmos传输门不使能；当pmos的栅端接低电平，nmos的栅端接高电平时，cmos传输门使能。
40.在本技术实施例中，所述钳制晶体管m21相应配置有传输门g1和传输门g2，所述钳制晶体管m22相应配置有传输门g3和传输门g4，钳制晶体管m23相应配置有传输门g5和传输门g6，钳制晶体管m24相应配置有传输门g7和传输门g8，钳制晶体管m25相应配置有传输门g9和传输门g10，钳制晶体管m26相应配置有传输门g11和传输门g12。
41.所述传输门的一端连接相应的钳制晶体管，另一端连接所述数据通路或所述两路参考通路。本技术实施例通过对经过传输门的电流源进行组合，使同一组的电流源接入相同的通路，相当于对电流进行了一次放大，结合后续对各通路结构的改进，进而使放大输出点之间产生大的电流差。
42.在本技术实施例中，所述传输门g1一端连接所述钳制晶体管m21，另一端连接所述低阻参考通路；所述传输门g2一端连接所述钳制晶体管m21，另一端连接所述高阻参考通路；所述传输门g3一端连接所述钳制晶体管m22，另一端连接所述低阻参考通路；所述传输门g4一端连接所述钳制晶体管m22，另一端连接所述数据通路；所述传输门g5一端连接所述钳制晶体管m23，另一端连接所述低阻参考通路；所述传输门g6一端连接所述钳制晶体管m23，另一端连接所述数据通路；所述传输门g7一端连接所述钳制晶体管m24，另一端连接所述数据通路；所述传输门g8一端连接所述钳制晶体管m24，另一端连接所述高阻参考通路；所述传输门g9一端连接所述钳制晶体管m25，另一端连接所述数据通路；所述传输门g10一端连接所述钳制晶体管m25，另一端连接所述高阻参考通路；所述传输门g11一端连接所述钳制晶体管m26，另一端连接所述低阻参考通路；所述传输门g12一端连接所述钳制晶体管m26，另一端连接所述高阻参考通路。在其他实施例中，也可以增加传输门的数量，使电流放大效果更加明显，但相应的也要调整所述数据与参考通路模块的结构。
43.继续参考图3，所述数据与参考通路模块包括数据通路、低阻参考通路和高阻参考通路，所述数据通路、低阻参考通路和高阻参考通路均包括通路晶体管，且所述通路晶体管
的栅端连接至字线。所述数据通路还包括mtj模块和至少两个栅端相连的第一分流晶体管，其中所述mtj模块与所述数据通路的通路晶体管相连，而一部分所述第一分流晶体管的源端连接相应的传输门，漏端连接所述mtj模块，另一部分所述第一分流晶体管的源端连接所述mtj模块，漏端连接相应的传输门；所述低阻参考通路还包括参考低阻和至少两个栅端相连的第二分流晶体管，所述参考低阻与所述低阻参考通路的通路晶体管相连，而一部分第二分流晶体管的源端连接相应的传输门，漏端连接所述参考低阻，另一部分第二分流晶体管的源端连接所述参考低阻，漏端连接相应的传输门；所述高阻参考通路还包括参考高阻和至少两个栅端相连的第三分流晶体管，所述参考高阻与所述高阻参考通路的通路晶体管相连，而其中一部分所述第三分流晶体管的源端连接相应的传输门，漏端连接所述参考高阻，另一部分所述第三分流晶体管的源端连接所述参考高阻，漏端连接相应的传输门。
44.所述高阻参考通路、低阻参考通路及数据通路的分流晶体管分别将各自通路分成至少两条支路，例如分成n条支路，n为大于1的自然数，因此可以分别产生n个(1/n)i
ap
、n个(1/n)i
p
、n个(1/n)id的电流源，再结合各传输门对电流的组合，并将电流输送至对应的支路，可以对采集点(即放大输出点)处的电流差产生放大作用，所述支路的数量根据实际情况进行设计。
45.在本技术实施例中，所述高阻参考通路、低阻参考通路及数据通路的分流晶体管分别将各自通路分成两条支路。
46.具体地，所述低阻参考通路包括两个栅端相连的第二分流晶体管m31和第二分流晶体管m32、参考低阻ra及第二通路晶体管m42，其中所述第二分流晶体管m31的源端连接传输门1和传输门11，所述第二分流晶体管m31的漏端连接所述参考低阻ra，所述第二分流晶体管m32的漏端连接传输门3和传输门5，所述第二分流晶体管m32的源端连接所述参考低阻ra，所述参考低阻ra与所述第二通路晶体管m42的漏端相连，所述第二通路晶体管m42的栅端连接至字线wl，所述第二通路晶体管m42的源端连接源线sl，所述源线sl一般接低电平。
47.所述数据通路包括两个栅端相连的第一分流晶体管m33和第一分流晶体管m34、mtj模块及第一通路晶体管m41，其中所述第一分流晶体管m33的源端连接传输门4和传输门6，所述第一分流晶体管m33的漏端连接所述mtj模块，所述第一分流晶体管m34的漏端连接传输门7和传输门9，所述第一分流晶体管m34的源端连接所述mtj模块，所述mtj模块与所述第一通路晶体管m41的漏端相连，所述第一通路晶体管m41的栅端连接至字线wl，所述第一通路晶体管m41的源端连接源线sl。
48.具体地，所述低阻参考通路包括两个栅端相连的第三分流晶体管m35和第三分流晶体管m36、参考高阻r
ap
及第三通路晶体管m43，其中所述第三分流晶体管m35的源端连接传输门8和传输门10，所述第三分流晶体管m35的漏端连接所述参考高阻r
ap
，所述第三分流晶体管m36的漏端连接传输门2和传输门12，所述第三流晶体管m36的源端连接所述参考高阻r
ap
，所述参考高阻r
ap
与所述第三通路晶体管m43的漏端相连，所述第三通路晶体管m43的栅端连接至字线wl，所述第三通路晶体管m43的源端连接源线sl。
49.在本技术实施例中，所述参考低阻ra的阻值等于所述mtj模块处于低阻态时的阻值，所述参考高阻r
ap
的阻值等于所述mtj模块处于高阻态时的阻值。
50.在本技术实施例中，第二分流晶体管m31、第二分流晶体管m32、第二通路晶体管m42、第一分流晶体管m33、第一分流晶体管m34、第一通路晶体管m41、第三分流晶体管m35、
第三分流晶体管m36及第三通路晶体管m43可以采用nmos，当然在其他实施例中，可以根据实际情况进行选择。
51.结合图2和图4，所述锁存与比较模块4包括第一锁存电路41和第二锁存电路42，且所述第一锁存电路41和第二锁存电路42的电路结构基本相同。所述第一锁存电路41包括第一锁存晶体管m51、第二锁存晶体管m61、第三锁存晶体管m62、第四锁存晶体管m63、第五锁存晶体管m64及第六锁存晶体管m71，其中所述第二锁存晶体管m61的源端连接所述第一锁存晶体管m51的源端，所述第二锁存晶体管m61的漏端连接所述第三锁存晶体管m62的源端且连接处为第一锁存输入端out2l，所述第三锁存晶体管m62的漏端连接所述第六锁存晶体管m71的漏端，所述第四锁存晶体管m63的漏端连接所述第一锁存晶体管m51的源端，所述第四锁存晶体管m63的源端连接所述第五锁存晶体管m64的漏端且连接处为第二锁存输入端out2，所述第五锁存晶体管m64的源端连接所述第六锁存晶体管m71的漏端。
52.所述第二锁存电路42包括第一锁存晶体管m52、第二锁存晶体管m65、第三锁存晶体管m66、第四锁存晶体管m67、第五锁存晶体管m68及第六锁存晶体管m72，其中所述第二锁存晶体管m65的源端连接所述第一锁存晶体管m52的源端，所述第二锁存晶体管m65的漏端连接所述第三锁存晶体管m66的源端且连接处为第二锁存输入端out2，所述第三锁存晶体管m66的漏端连接所述第六锁存晶体管m72的漏端，所述第四锁存晶体管m67的漏端连接所述第一锁存晶体管m52的源端，所述第四锁存晶体管m67的源端连接所述第五锁存晶体管m68的漏端且连接处为第一锁存输入端out2h，所述第五锁存晶体管m68的源端连接所述第六锁存晶体管m72的漏端。
53.所述第一锁存电路41的第二锁存输入端out2与第二锁存电路的第一锁存输入端out2相连。
54.在本技术实施例中，所述第一锁存晶体管m51、所述第一锁存晶体管m52、第二锁存晶体管m61、第二锁存晶体管m65、第四锁存晶体管m63、第四锁存晶体管m67均可以是pmos，而所述第三锁存晶体管m62、第三锁存晶体管m66、第五锁存晶体管m64、第五锁存晶体管m68及第六锁存晶体管m71、第六锁存晶体管m72可以是nmos。在其他实施例中，可以根据实际情况进行调整。
55.所述第一锁存电路41和所述第二锁存电路42的第一锁存输入端、第二锁存输入端与相应的放大输出端相连。在本技术实施例中，所述第一锁存输入端out2l与放大输出端outl相连，所述第一锁存输入端out2h与放大输出端outh相连，所述第一锁存电路41和所述第二锁存电路42的第二锁存输入端out2均与放大输出端out相连。
56.所述第一锁存晶体管m51和所述第一锁存晶体管m52的漏端接高电平，所述第六锁存晶体管m71和所述第六锁存晶体管m72的源端接低电平。所述第一锁存晶体管m51和所述第六锁存晶体管m71的栅端同时接一对相反的信号，所述第一锁存晶体管m52和所述第六锁存晶体管m72的栅端同时接一对相反的信号。当所述第一锁存晶体管m51和所述第一锁存晶体管m52的栅端接高电平，所述第六锁存晶体管m71和所述第六锁存晶体管m72的栅端接低电平，所述锁存与比较模块4不使能；当所述第一锁存晶体管m51和所述第一锁存晶体管m52的栅端接低电平，所述第六锁存晶体管m71和所述第六锁存晶体管m72的栅端接高电平，所述锁存与比较模块4使能，处于锁存状态。
57.继续参照图3和图4，所述第一锁存输入端、第二锁存输入端与相应的放大输出端
之间还连接有第二开关。具体地，所述第一锁存输入端out2l与所述放大输出端outl之间连接有第二开关s21，所述第一锁存输入端out2h与所述放大输出端outh之间连接有第二开关s23，所述第二锁存输入端out2与所述放大输出端out之间连接有第二开关s22。
58.以下将对本技术实施例的灵敏放大器电路的工作原理作详细介绍。
59.利用钳位电压v
clamp
控制各钳制晶体管，使得位线电压不会过高，避免读干扰，将数据通路、低阻参考通路以及高阻参考通路进行导通。
60.在第一阶段，闭合第一开关s11、第一开关s12、第一开关s13、第二开关s21、第二开关s22及第二开关s23，使传输门g2、传输门g4、传输门g5、传输门g8、传输门g9、传输门g11使能，使传输门g1、传输门g3、传输门g6、传输门g7、传输门g10及传输门g12不使能，采样晶体管m1、采样晶体管m2及采样晶体管m3分别采集对应通路中的电流。若低阻参考通路的电流大小为i
p
、数据通路的电流大小为id、高阻参考通路的电流大小为i
ap
，则所述采样晶体管m1采集的电流大小为0.5(i
ap
+id)，所述采样晶体管m2采集的电流大小为0.5(i
ap
+id)，而所述采样晶体管m3采集的电流大小为0.5(i
p
+id)。
61.在第二阶段，打开第一开关s11、第一开关s12及第一开关s13，使传输门g2、传输门g4、传输门g5、传输门g8、传输门g9、传输门g11不使能，使传输门g1、传输门g3、传输门g6、传输门g7、传输门g10及传输门g12使能，所述采样晶体管m1、采样晶体管m2及采样晶体管m3所产生的电流与对应的低阻参考通路、数据通路及高阻参考通路的电流i
p
、id和i
ap
分别对放大输出端outl、放大输出端out及放大输出端outh进行充电，其中流入放大输出端outl的电流为0.5(i
ap
+id)-i
p
，流入放大输出端out的电流为0.5(i
ap
+id)-id，流入放大输出端outh的电流为0.5(i
p
+id)-i
ap
。
62.在第三阶段，打开第二开关s21、第二开关s22及第二开关s23，所述锁存与比较模块4对数据进行锁存。若数据存储为低阻时，流入放大输出端outl的电流i
outl
和流入放大输出端out的电流i
out
均为-0.5(i
p-i
ap
)，而流入放大输出端outh的电流i
outh
为(i
p-i
ap
)，则流入放大输出端outh的电流与流入out的电流之间的差值(i
outh-i
out
)等于1.5(i
p-i
ap
)，最终形成放大输出端out和放大输出端outl的低电压和放大输出端outh的极高电压，输入至锁存与比较模块4中，第二锁存输入端out2与第一锁存输入端out2l的驱动能力相同，而第二锁存输入端out2与第一锁存输入端out2h的巨大压差迅速拉大压差至高电平和低电平，并将第一锁存输入端out2l提升至高电平最终输出数据0；若数据存储为高阻时，流入放大输出端outl的电流i
outl
的电流为-(i
p-i
ap
)，流入放大输出端out的电流i
out
为0.5(i
p-i
ap
)，而流入放大输出端outh的电流i
outh
为0.5(i
p-i
ap
)，则流入放大输出端outl的电流与流入out的电流之间的差值等于1.5(i
p-i
ap
)，同理最终形成第二锁存输入端out2与第一锁存输入端out2h的高电压和第一锁存输入端out2l的极低电压，输入至锁存与比较模块4中，第二锁存输入端out2与第一锁存输入端out2h驱动能力相同，而第二锁存输入端out2与第一锁存输入端out2l的巨大压差迅速拉大压差至高电平和低电平，并将第一锁存输入端out2h提升至高电平，最终输出数据1。
63.传统的灵敏放大器的放大输出端的电流差为0.5(i
p-i
ap
)，而本技术实施例不论数据存储为低阻还是高阻，流入放大输出端out和放大输出端outh的电流差均为1.5(i
p-i
ap
)，将电流差提升至3倍，因此可以显著提升灵敏放大器的裕度。
64.将本技术实施例和传统的灵敏放大器的裕度(margin)进行仿真，结果请参考图5。
在图5中，曲线1为传统的灵敏放大器在低阻时的裕度曲线，曲线2为传统的灵敏放大器在高阻时的裕度曲线，曲线3为本技术实施例的灵敏放大器在低阻时的裕度曲线，曲线4为本技术实施例的灵敏放大器在高阻时的裕度曲线。由图5可以很明显的看出，传统的灵敏放大器最终产生的电压裕度小于本技术实施例的灵敏放大器最终所产生的电压裕度，当tmr(隧穿磁电阻值)减小至0.2时，本技术实施例的灵敏放大器的电压裕度具有更显著的优势。
65.综上所述，在阅读本技术内容之后，本领域技术人员可以明白，前述申请内容可以仅以示例的方式呈现，并且可以不是限制性的。尽管这里没有明确说明，本领域技术人员可以理解本技术意图囊括对实施例的各种合理改变，改进和修改。这些改变，改进和修改都在本技术的示例性实施例的精神和范围内。
66.应当理解，本实施例使用的术语
″
和/或
″
包括相关联的列出项目中的一个或多个的任意或全部组合。应当理解，当一个元件被称作
″
连接
″
或
″
耦接
″
至另一个元件时，其可以直接地连接或耦接至另一个元件，或者也可以存在中间元件。
67.类似地，应当理解，当诸如层、区域或衬底之类的元件被称作在另一个元件
″
上
″
时，其可以直接在另一个元件上，或者也可以存在中间元件。与之相反，术语
″
直接地
″
表示没有中间元件。还应当理解，术语
″
包含
″
、
″
包含着
″
、
″
包括
″
或者
″
包括着
″
，在本技术文件中使用时，指明存在所记载的特征、整体、步骤、操作、元件和/或组件，但并不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
68.还应当理解，尽管术语第一、第二、第三等可以在此用于描述各种元件，但是这些元件不应当被这些术语所限制。这些术语仅用于将一个元件与另一个元件区分开。因此，在没有脱离本技术的教导的情况下，在一些实施例中的第一元件在其他实施例中可以被称为第二元件。相同的参考标号或相同的参考标记符在整个说明书中表示相同的元件。
69.此外，本技术说明书通过参考理想化的示例性截面图和/或平面图和/或立体图来描述示例性实施例。因此，由于例如制造技术和/或容差导致的与图示的形状的不同是可预见的。因此，不应当将示例性实施例解释为限于在此所示出的区域的形状，而是应当包括由例如制造所导致的形状中的偏差。例如，被示出为矩形的蚀刻区域通常会具有圆形的或弯曲的特征。因此，在图中示出的区域实质上是示意性的，其形状不是为了示出器件的区域的实际形状也不是为了限制示例性实施例的范围。

技术特征：

1.一种灵敏放大器电路，其特征在于，包括：采样模块，采集并存储通路的电流；控制模块，与所述采样模块相连且连接处为放大输出端，用于控制所述采样模块进行电流采集操作或对所述放大输出端进行充放电操作；数据与参考通路模块，与所述采样模块一同对所述放大输出端进行充放电操作，所述数据与参考通路模块包括与所述控制模块相连的数据通路和两路参考通路；锁存与比较模块，与所述放大输出端相连，锁存并输出最终数据。2.根据权利要求1所述的灵敏放大器电路，其特征在于，所述采样模块包括三个采样晶体管，每个采样晶体管的源端和衬底端连接至电源，栅端连接栅极电容，所述栅极电容连接所述电源，所述采样晶体管的漏端连接至所在通路的放大输出端。3.根据权利要求2所述的灵敏放大器电路，其特征在于，所述控制模块包括：钳制晶体管组，与所述采样晶体管相应配置，且每一钳制晶体管组包括两个栅端相连的钳制晶体管，其中一个钳制晶体管的源端和另一个钳制晶体管的漏端连接至所在通路的放大输出端；传输门组，与所述钳制晶体管相应配置，且每一传输门组包括至少两个传输门，所述传输门的一端连接相应的钳制晶体管，另一端连接所述数据通路或所述参考通路。4.根据权利要求3所述的灵敏放大器电路，其特征在于，所述数据与参考通路模块包括数据通路、低阻参考通路和高阻参考通路，所述数据通路、低阻参考通路和高阻参考通路均包括通路晶体管，且所述通路晶体管的栅端连接至字线。5.根据权利要求4所述的灵敏放大器电路，其特征在于，所述数据通路还包括：mtj模块，与所述数据通路的通路晶体管相连；至少两个栅端相连的第一分流晶体管，其中一部分第一分流晶体管的源端连接相应的传输门，漏端连接所述mtj模块，另一部分第一分流晶体管的源端连接所述mtj模块，漏端连接相应的传输门。6.根据权利要求4所述的灵敏放大器电路，其特征在于，所述低阻参考通路还包括：参考低阻，与所述低阻参考通路的通路晶体管相连；至少两个栅端相连的第二分流晶体管，其中一部分第二分流晶体管的源端连接相应的传输门，漏端连接所述参考低阻，另一部分第二分流晶体管的源端连接所述参考低阻，漏端连接相应的传输门。7.根据权利要求6所述的灵敏放大器电路，其特征在于，所述高阻参考通路还包括：参考高阻，与所述高阻参考通路的通路晶体管相连；至少两个栅端相连的第三分流晶体管，其中一部分第三分流晶体管的源端连接相应的传输门，漏端连接所述参考高阻，另一部分第三分流晶体管的源端连接所述参考高阻，漏端连接相应的传输门。8.根据权利要求7所述的灵敏放大器电路，其特征在于，所述参考低阻的阻值等于所述mtj模块处于低阻态时的阻值，所述参考高阻的阻值等于所述mtj模块处于高阻态时的阻值。9.根据权利要求2所述的灵敏放大器电路，其特征在于，所述锁存与比较模块包括第一锁存电路和第二锁存电路，所述第一锁存电路和第二锁存电路均包括第一锁存晶体管、第
二锁存晶体管、第三锁存晶体管、第四锁存晶体管、第五锁存晶体管及第六锁存晶体管，其中：所述第二锁存晶体管的源端连接所述第一锁存晶体管的源端，所述第二锁存晶体管的漏端连接所述第三锁存晶体管的源端且连接处为第一锁存输入端，所述第三锁存晶体管的漏端连接所述第六锁存晶体管的漏端；所述第四锁存晶体管的漏端连接所述第一锁存晶体管的源端，所述第四锁存晶体管的源端连接所述第五锁存晶体管的漏端且连接处为第二锁存输入端，所述第五锁存晶体管的源端连接所述第六锁存晶体管的漏端；所述第二锁存晶体管和所述第三锁存晶体管的栅端连接至所述第二锁存输入端，所述第四锁存晶体管和所述第五锁存晶体管的栅端连接至所述第一锁存输入端；所述第一锁存电路与第二锁存电路的第二锁存输入端相连。10.根据权利要求9所述的灵敏放大器电路，其特征在于，所述第一锁存电路和所述第二锁存电路的第一锁存输入端、第二锁存输入端与相应的放大输出端相连。

技术总结

本申请提供一种灵敏放大器电路，所述灵敏放大器电路包括：采样模块，采集并存储通路的电流；控制模块，与所述采样模块相连且连接处为放大输出端，用于控制所述采样模块进行电流采集操作或对所述放大输出端进行充放电操作；数据与参考通路模块，与所述采样模块一同对所述放大输出端进行充放电操作，所述数据与参考通路模块包括与所述控制模块相连的数据通路和两路参考通路；锁存与比较模块，与所述放大输出端相连，锁存并输出最终数据。本申请技术方案的灵敏放大器电路具有较高的裕度。方案的灵敏放大器电路具有较高的裕度。方案的灵敏放大器电路具有较高的裕度。