[19]
中华人民共和国专利局
[12]发明专利申请公开说明书
[11]公开号CN 1175094A [43]公开日1998年3月4日
[21]申请号97113531.2[22]申请日97.6.27
[30]优先权
[32]96.07.30 [33]US [31]688,457
[71]申请人国际商业机器公司
地址美国纽约
共同申请人西门子公司
[72]发明人曼弗雷德·豪夫 马克思·G·莱维 维
克托·R·纳斯塔西 [74]专利代理机构中国国际贸易促进委员会专利商标事务所代理人范本国
[51]Int.CI 6H01L 29/78H01L 27/105
权利要求书 1 页 说明书 6 页 附图 12 页
[54]发明名称
绝缘栅场效应晶体管
[57]摘要
着FET的至少一侧有一电介质。电介质层可以是一
钾。FET沿着贴近OMO层侧的栅氧化层比两侧之间的
栅氧化层厚。
97113531.2权 利 要 求 书第1/1页 1.一种在半导体衬底上，并且在两侧各有隔离沟槽的场效应晶体管(FET)，所述FET包括：
在所述隔沟槽中沿着所述F E T的每一所述侧面的电介质层； 所述电介质层中包括氧化催化剂；以及
所述每一FET沿着侧边的栅氧化层比所述侧边之间的栅氧化层厚。
2.如权利要求1的FET，其中所述电介质层是一层氧化物-氮化物-氧化物(ONO)。
3.如权利要求1的F E T，其特征在于氧化催化剂是钾。
4.如权利要求2的F E T，其特征在于氧化催化剂是钾。
5.如权利要求4的FET，其特征在于在所述每一FET侧边上沿着所述ONO层进一步包括一个氧化物套环。
6.一种在半导体衬底上并且在两侧各有一个隔离沟槽的场效应晶体管(FET)，所述FET包括：
在所述隔离沟槽中沿着所述F E T的一个侧面的O N O层； 所述ONO层中的钾；
所述FET沿着所述ONO层侧面的栅氧化层比所述侧面之间的栅氧化层厚。
7.如权利要求6的FET，其特征在于进一步包括沿着所述ONO层的氧化物套环。
97113531.2说 明 书第1/6页
绝缘栅场效应晶体管
本发明一般涉及半导体品件，具体涉及如何形成场效应晶体管。 高性能和高密度是集成电路(I C)芯片设计的主要目标。芯片设计者探讨实现这两个目标的一种途径是使器件和器件特征变小。器件特征(和其他电路特征)越小，则电路器件越能够紧凑地封装在一起，因而电路密度越高。电路器件越紧凑地封装在一起，则布线负载越小，从而电路速度越快，即电路性能越高。所以，半导体工艺设计者着力于减小器件特征，使器件越来越小。 仅仅缩小场效应晶体管(F E T)的沟道长度来改变器件特性(如穿通电压和阈值电压V t)将使器件变到可能不适用的地步。所以，也要改变其他器件参数(如沟道掺杂、源/漏掺杂和栅氧化层厚度)来补偿器件特性的变化。一般通过改变沟道掺杂分布型面(profile)来补偿缩短沟道的影响(短沟效应)。然而，掺杂型面的改变会使V t升高，因而掺杂型面的改变通常伴随栅氧化层的减薄以降低V t。减薄栅氧化层使沟 道上的栅电场增强。因此，单位面积的栅电容增大，栅面积减小，沟道传输电导增大。总之，电路性能得到改善。
不幸的是由于器件特征的缩小，对老式较大尺寸器件可认为是无关紧要的缺陷在这里成为重要的缺陷。较薄的栅氧化层使器件对这些引起漏电的缺陷和降低芯片成品率和芯片可靠性的缺陷更为敏感。成品率降低伴随着芯片成本的增加这一点是很容易确定的，因为完工的晶片成本肯定会因只生产出较少的芯片而增加。与可靠性降低相关的成本，即在正常使用中芯片失效的成本是更严重的问题。这种可靠性失效的代价之所以更大，是因为这将引起系统停机，还因为在包含许多芯片的组合系统中查失效元件也与生产成本相关。
图1表示一个在64M D R A M工艺过程中生产的F E T剖面图。F E T 102的两边有两个深沟槽100将其与邻近F E T隔离。沿沟槽100侧壁106的氧化层套环(c o l l a r)104将F E T 102与填满沟槽的多晶硅108隔离，并成为
(例如)动态随机存储器(D R A M)单元的电容蓄电板。F E T 102的栅由横跨薄栅氧化层112(F E T 102的宽度)的多晶硅字线110形成。从漏到源的FET电流(未表出)垂直于多晶硅栅和字线110。
当从套环104去除过量的氧化层时，在沟道的每一侧形成凹坑114。另外，套环104氧化层的形成使沟道侧边116变圆。因此，当沟道102中心处基本为平面时，其侧边116处变圆。凹坑114和圆边对较大尺
寸成形FET 被认为是很不重要的缺陷。然而，对于64M DRAM工艺，这些缺陷却是很关键的。这种凹坑中和圆边114上的多晶硅使电场E增强，致使该处电场比沟道其他部分要强得多。由于这种增强的电场E，沟道侧边的V t比沟道其他部分要低。所以，沟道并不是在一个均匀的栅-源电压(V g s)下开启。实际上，侧边114领先于FET 102的其他处导通，而关断滞后(即V g s较低)。 这种情况对逻辑电路也许可不予考虑，但对D R A M选通门是不能接受的，因为这会增加选通门沟道漏电。选通门(p a s s g a t e)沟道漏电使蓄电板上的存储电荷很快耗散掉。这将缩短DRAM的保持时间，即数据可存储在DRAM单元内无需重写和刷新的时间。一般来说，刷新频率要尽可能低，因为在刷新期间DRAM是不输入输出数据的。但保持时间短的DRAM单元必须要比保持时间长的单元更频繁地刷新。因此，保持时间短是不希望的。于是，将沟道漏电减至最小、从而制作DRAM用的平面型沟道FET就非常重要。
本发明的一个目的是降低FET沟道泄漏。
本发明的另一目的是降低FET阈值电压的沟道偏差。
本发明的又一目的是提高DRAM单元的保持时间。
本发明的又一目的是降低FET的特征尺寸。
本发明的又一目的是降低F E T的特征尺寸而不降低D R A M单元的保持时间。
本发明的又一目的是降低F E T的特征尺寸而不增加沟道泄漏。 本发明的又一目的是对特征尺寸减小的FET提高阈值电压的均匀性。 本发明的又一目的是对特征尺寸减小的FET降低沟道泄漏和阈值电压的偏差而不损害DRAM单元的保持时间。
本发明是一种场效应晶体管(F E T)。这种优选的场效应晶体管
(F E T)形成在半导体衬底上，最好是形成在硅上。F E T的两侧各有一个隔离沟槽，并且在沟槽内沿着FET的两侧有一层ONO层。ONO层中包括钾。FET在沿着ONO层侧的栅氧化层比沟道中心的栅氧化层厚。
图1表示按现有技术制造工艺制作的D R A M中的F E T截面示图。 图2A-F表示形成优选实例FET的步骤。
图3是氧化层厚度T ox与钾浓度的关系曲线。
图4是按现有技术方法生长的FET边角处扫描电子显微镜(TEM)图象。 图5A-B是按本发明生长的FET的TEM图象。
图6是包括按现有技术生长的F E T与本优选实施例F E T的F E T s电参量表。
本发明是一种FET以及这种FET的制作工艺。本发明的FET沿沟道侧边的栅氧化层比沟道内部的要厚。在沟道区侧边形成的ONO层含有促进局部氧化层形成的催化剂。催化剂最好是钾。
图2A-F说明这种优选实施例F E T的形成步骤，这种F E T基本上如图2F所示。首先，在图2A中，在半导体层(或晶片)122中形成深沟槽120。在形成沟槽120之前，先在半导体层122上形成缓冲介电叠层，用叠层121表示。刻蚀出的沟槽120穿透缓冲叠层121并深入晶片122，从而隔离并限定出一个F E T区124。沟道、源和漏将在所限定的F E T区124中形成。半导体层最好是硅。在这一优选实施例中，制成的这种FET是一种动态随机存储器(DRAM)单元的选通门晶体管。这种DRAM单元的存储电容板在沟槽120中形成。
在图2B中，在缓冲叠层121上和沟槽120内同样地形成ONO层126。尽管标记为单一层，但应当理解O N O层126是在两层薄氧化物层之间夹一层薄氮化物层而形成。该O N O层126衬在沟槽120内表面，沿每个沟槽120侧面垂直延伸，通过晶片122的表面128，并覆盖缓冲叠层121。接着，将N+型多晶硅层(poly)130淀积在ONO层126上。
在图2C中，将缓冲叠层121以上的多晶硅层130去除，从而仅保留沟槽120内的多晶硅132。最好采用化学-机械磨抛(C M P)将多晶硅层130除去。磨抛多晶硅层130也同时除去缓冲叠层121上的大部分O N O层126，
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