高介电常数金属栅及其制造方法与流程

1.本发明涉及半导体集成电路领域，特别涉及一种具有高介电常数金属栅(hkmg)。本发明还涉及一种具有高介电常数金属栅的制造方法。

背景技术：

2.在hkmg中的高介电常数层即hk层的表面通常由形成一层由tin层组成的盖帽(cap)层即cap tin，cap tin能够对高介电常数层进行保护并在后续刻蚀工艺中作为刻蚀停止层(etch stop layer)，cap tin的表面通常还会形成一层tan层，由cap tin和tan叠加形成底部阻挡层(bottom barrier metal，bbm)。
3.由于cap tin最接近hk层，因此它的质量会影响到器件整体的有效功函数(ewf)。在现有28hk工艺中，cap tin采用的是pvd工艺沉积形成。28hk工艺表示28nm技术节点的高介电常数工艺。pvd工艺沉积cap tin具有如下问题：
4.(1)、pvd存在等离子体(plasma),所以可能会对hk层造成一定的损伤(damage)。
5.(2)、cap tin虽然不是功函数金属层(work function layer)，但是由于靠近hk层，因此cap tin的ewf敏感性(sensitivity)也很高。对于pmos来说，pmos的阈值电压(vt)需要ewf更高。
6.如图1所示，是现有高介电常数金属栅的结构示意图；图1中仅显示了所述第一tin层104以下的结构示意图；现有高介电常数金属栅包括：依次叠加在半导体衬底101上的高介电常数层103、底部阻挡层、功函数金属层(未显示)和金属导电材料层(未显示)。
7.所述底部阻挡层由第一tin层104和第一tan层(未显示)叠加而成。
8.所述第一tin层104采用pvd工艺形成。
9.通常所述半导体衬底101上同时集成有所述pmos和nmos。
10.在所述pmos的形成区域中，所述功函数金属层包括依次叠加的p型功函数金属层和n型功函数金属层。
11.在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层；所述nmos的形成区域中的所述p型功函数金属层被去除且停止在所述底部阻挡层的表面上。
12.在所述高介电常数层103和底部的半导体衬底101表面之间的界面层102。
13.在所述功函数金属层和所述金属导电材料层之间还形成有顶部阻挡层。

技术实现要素：

14.本发明所要解决的技术问题是提供一种高介电常数金属栅，能减少pmos的阈值电压并改善阈值电压的稳定性，能对高介电常数层进行很好的保护，还能增加对金属导电材料层的金属扩散的阻挡作用。为此，本发明还提供一种高介电常数金属栅的制造方法。
15.为解决上述技术问题，本发明提供的高介电常数金属栅包括：依次叠加在半导体衬底上的高介电常数层、底部阻挡层、功函数金属层和金属导电材料层。
16.所述底部阻挡层由第一tin层和第一tan层叠加而成。
17.所述第一tin层由第一tin子层和第二tin子层叠加而成。
18.所述第一tin子层为采用ald工艺形成的ald tin层。
19.所述第二tin子层为采用pvd工艺形成的pvd tin层。
20.所述第一tin子层直接和所述高介电常数层接触，防止在所述高介电常数层中出现由所述第二tin子层的pvd工艺的等离子体产生的损伤。
21.所述第一tin子层的有效功函数大于所述第二tin子层的有效功函数，利用所述第一tin子层的设置来使所述第一tin层的有效功函数增加，用以减少pmos的阈值电压。
22.所述第一tin子层和所述第二tin子层的界面在所述第一tin层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。
23.进一步的改进是，所述半导体衬底上同时集成有所述pmos和nmos。
24.在所述pmos的形成区域中，所述功函数金属层包括依次叠加的p型功函数金属层和n型功函数金属层。
25.在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层；所述nmos的形成区域中的所述p型功函数金属层被去除且停止在所述底部阻挡层的表面上。
26.进一步的改进是，所述半导体衬底包括硅衬底。
27.进一步的改进是，所述p型功函数金属层的材料包括tin、tan或tac。
28.进一步的改进是，所述n型功函数金属层的材料包括tial，tialc，tialn。
29.进一步的改进是，在所述高介电常数层和底部的半导体衬底表面之间的界面层。
30.进一步的改进是，所述高介电常数层包括二氧化铪。
31.进一步的改进是，所述金属导电材料层的金属材料包括al。
32.为解决上述技术问题，本发明提供的高介电常数金属栅的制造方法包括如下步骤：
33.步骤一、在半导体衬底上形成高介电常数层。
34.步骤二、形成由第一tin层和第一tan层叠加而成的底部阻挡层，形成所述tin层的分步骤包括：
35.步骤21、采用ald工艺在所述高介电常数层表面形成第一tin子层。
36.步骤22、采用pvd工艺在所述第一tin子层表面形成第二tin子层。
37.所述第一tin子层在步骤22中防止所述第二tin子层的pvd工艺的等离子体对所述高介电常数层表面产生损伤。
38.所述第一tin子层的有效功函数大于所述第二tin子层的有效功函数，利用所述第一tin子层的设置来使所述第一tin层的有效功函数增加，用以减少pmos的阈值电压。
39.步骤三、形成功函数金属层。
40.步骤四、形成金属导电材料层。
41.所述第一tin子层和所述第二tin子层的界面在所述第一tin层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。
42.由所述高介电常数层、所述底部阻挡层、所述功函数金属层和所述金属导电材料层叠加形成高介电常数金属栅。
43.进一步的改进是，半导体衬底上同时集成有所述pmos和nmos；步骤三包括如下分步骤：
44.步骤31、形成p型功函数金属层；所述p型功函数金属层覆盖所述nmos的形成区域和所述pmos的形成区域。
45.步骤32、以所述底部阻挡层为刻蚀停止层对所述p型功函数金属层进行图形化刻蚀，以将所述nmos的形成区域的所述p型功函数金属层去除并使所述pmos的形成区域的所述p型功函数金属层保留。
46.步骤33、形成n型功函数金属层；所述n型功函数金属层覆盖所述nmos的形成区域和所述pmos的形成区域。
47.在所述pmos的形成区域中，所述功函数金属层包括依次叠加的所述p型功函数金属层和所述n型功函数金属层。
48.在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层。
49.进一步的改进是，所述半导体衬底包括硅衬底。
50.进一步的改进是，所述p型功函数金属层的材料包括tin、tan或tac。
51.进一步的改进是，所述n型功函数金属层的材料包括tial，tialc，tialn。
52.进一步的改进是，步骤一中，在形成所述高介电常数层之前，还包括在所述半导体衬底表面形成界面层的步骤。
53.进一步的改进是，所述高介电常数层包括二氧化铪。
54.进一步的改进是，所述金属导电材料层的金属材料包括al。
55.现有技术中，和高介电常数层直接接触的底部阻挡层的第一tin层是采用pvd工艺形成不同，本发明将第一tin层分成了由ald工艺形成的第一tin子层以及由pvd工艺形成的第二tin子层，其中，第一tin子层直接和高介电常数层接触，由于ald工艺不会采用pvd工艺中的等离子体，故ald工艺本身不会对高介电常数层形成等离子体损伤；同时，在形成第二tin子层时，由于底部已经形成有第一tin子层，故pvd工艺的等离子体依然不会对高介电常数层产生损伤，所以，本发明在第一tin层的形成过程中对高介电常数层进行很好的保护。
56.另外，由于pvd tin层的有效功函数(ewf)小于ald tin层的有效功函数，利用这一特征，本发明将第一tin层的部分厚度由pvd tin替换为ald tin即第一tin子层后，会使得第一tin层的有效功函数增加，这样能减少pmos的阈值电压并改善器件的阈值电压的稳定性，有利于改善pmos的性能。
57.另外，本发明的第一tin层由第一tin子层和第二tin子层叠加形成后，第一tin子层和第二tin子层之间具有界面，这种界面结构能在所述第一tin层中形成用于阻挡所述金属导电材料层的金属如al扩散的空气阻断结构，从而能进一步改善器件性能。
58.另外，由于本发明的第二tin子层是采用pvd工艺形成，pvd工艺的生长速率大于ald工艺的生长速率，故pvd工艺的成本低于ald工艺的成本，故在第一tin子层上叠加第二tin子层后，本发明能达到保护高介电常数层的同时，结深工艺时间，降低工艺成本。
附图说明
59.下面结合附图和具体实施方式对本发明作进一步详细的说明：
60.图1是现有高介电常数金属栅的结构示意图；
61.图2是本发明实施例高介电常数金属栅的结构示意图；
62.图3是本发明实施例高介电常数金属栅的制造方法的流程图。
具体实施方式
63.如图2所示，是本发明实施例高介电常数金属栅的结构示意图；图2中仅显示了所述第一tin层204以下的结构示意图；本发明实施例高介电常数金属栅包括：依次叠加在半导体衬底201上的高介电常数层203、底部阻挡层、功函数金属层(未显示)和金属导电材料层(未显示)。
64.所述底部阻挡层由第一tin层204和第一tan层(未显示)叠加而成。
65.所述第一tin层204由第一tin子层204a和第二tin子层204b叠加而成。
66.所述第一tin子层204a为采用ald工艺形成的ald tin层。
67.所述第二tin子层204b为采用pvd工艺形成的pvd tin层。
68.所述第一tin子层204a直接和所述高介电常数层203接触，防止在所述高介电常数层203中出现由所述第二tin子层204b的pvd工艺的等离子体产生的损伤。
69.所述第一tin子层204a的有效功函数大于所述第二tin子层204b的有效功函数，利用所述第一tin子层204a的设置来使所述第一tin层204的有效功函数增加，用以减少pmos的阈值电压。
70.所述第一tin子层204a和所述第二tin子层204b的界面在所述第一tin层204中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。
71.本发明实施例中，所述半导体衬底201包括硅衬底。所述半导体衬底201上同时集成有所述pmos和nmos。
72.在所述pmos的形成区域中，所述功函数金属层包括依次叠加的p型功函数金属层和n型功函数金属层。
73.在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层；所述nmos的形成区域中的所述p型功函数金属层被去除且停止在所述底部阻挡层的表面上。
74.在所述高介电常数层203和底部的半导体衬底201表面之间的界面层202。
75.在所述功函数金属层和所述金属导电材料层之间还形成有顶部阻挡层。
76.在一些实施例中，所述p型功函数金属层的材料包括tin、tan或tac。
77.所述n型功函数金属层的材料包括tial，tialc，tialn。
78.所述高介电常数层203包括二氧化铪。
79.所述界面层202的材料包括热氧化层。
80.所述顶部阻挡层为tin层或为tin层和ti层的叠加层。
81.所述金属导电材料层的金属材料包括al。
82.现有技术中，和高介电常数层直接接触的底部阻挡层的第一tin层是采用pvd工艺形成不同，本发明实施例将第一tin层204分成了由ald工艺形成的第一tin子层204a以及由pvd工艺形成的第二tin子层204b，其中，第一tin子层204a直接和高介电常数层203接触，由于ald工艺不会采用pvd工艺中的等离子体，故ald工艺本身不会对高介电常数层203形成等离子体损伤；同时，在形成第二tin子层204b时，由于底部已经形成有第一tin子层204a，故pvd工艺的等离子体依然不会对高介电常数层203产生损伤，所以，本发明实施例在第一tin层204的形成过程中对高介电常数层203进行很好的保护。
83.另外，由于pvd tin层的有效功函数小于ald tin层的有效功函数，利用这一特征，本发明实施例将第一tin层204的部分厚度由pvd tin替换为ald tin即第一tin子层204a
后，会使得第一tin层204的有效功函数增加，这样能减少pmos的阈值电压并使器件的阈值电压稳定，有利于改善pmos的性能。比较采pvd tin层作为第一tin层以及采用相同后的ald tin层作为第一tin层的高介电常数金属栅的阈值电压可知，采用相同后的ald tin层作为第一tin层的高介电常数金属栅的阈值电压能减少约8.1％。
84.另外，本发明实施例的第一tin层204由第一tin子层204a和第二tin子层204b叠加形成后，第一tin子层204a和第二tin子层204b之间具有界面，这种界面结构能在所述第一tin层204中形成用于阻挡所述金属导电材料层的金属如al扩散的空气阻断结构，这样能增加防止al扩散的窗口，从而能进一步改善器件性能。
85.另外，由于本发明实施例的第二tin子层204b是采用pvd工艺形成，pvd工艺的生长速率大于ald工艺的生长速率，故pvd工艺的成本低于ald工艺的成本，故在第一tin子层204a上叠加第二tin子层204b后，本发明实施例能达到保护高介电常数层203的同时，结深工艺时间，降低工艺成本。
86.如图3所示，是本发明实施例高介电常数金属栅的制造方法的流程图；本发明实施例高介电常数金属栅的制造方法包括如下步骤：
87.步骤一、在半导体衬底201上形成高介电常数层203。
88.本发明实施例方法中，半导体衬底201上同时集成有所述pmos和nmos；
89.所述半导体衬底201包括硅衬底。
90.在形成所述高介电常数层203之前，还包括在所述半导体衬底201表面形成界面层202的步骤。
91.在一些较佳实施例方法中，所述界面层202采用热氧化工艺形成。
92.所述高介电常数层203包括二氧化铪。
93.步骤二、形成由第一tin层204和第一tan层叠加而成的底部阻挡层，形成所述tin层的分步骤包括：
94.步骤21、采用ald工艺在所述高介电常数层203表面形成第一tin子层204a。
95.步骤22、采用pvd工艺在所述第一tin子层204a表面形成第二tin子层204b。
96.所述第一tin子层204a在步骤22中防止所述第二tin子层204b的pvd工艺的等离子体对所述高介电常数层203表面产生损伤。
97.所述第一tin子层204a的有效功函数大于所述第二tin子层204b的有效功函数，利用所述第一tin子层204a的设置来使所述第一tin层204的有效功函数增加，用以减少pmos的阈值电压。
98.步骤三、形成功函数金属层。
99.本发明实施例方法中，步骤三包括如下分步骤：
100.步骤31、形成p型功函数金属层；所述p型功函数金属层覆盖所述nmos的形成区域和所述pmos的形成区域。
101.步骤32、以所述底部阻挡层为刻蚀停止层对所述p型功函数金属层进行图形化刻蚀，以将所述nmos的形成区域的所述p型功函数金属层去除并使所述pmos的形成区域的所述p型功函数金属层保留。
102.步骤33、形成n型功函数金属层；所述n型功函数金属层覆盖所述nmos的形成区域和所述pmos的形成区域。
103.在所述pmos的形成区域中，所述功函数金属层包括依次叠加的所述p型功函数金属层和所述n型功函数金属层。
104.在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层。
105.在一些较佳实施例方法中，所述p型功函数金属层的材料包括tin、tan或tac。
106.在一些较佳实施例方法中，所述n型功函数金属层的材料包括tial，tialc，tialn。
107.步骤四、形成金属导电材料层。
108.所述第一tin子层204a和所述第二tin子层204b的界面在所述第一tin层204中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。
109.由所述高介电常数层203、所述底部阻挡层、所述功函数金属层和所述金属导电材料层叠加形成高介电常数金属栅。
110.在一些实施例中，在形成所述金属导电材料层之前，还包括在所述功函数金属层表面形成顶部阻挡层的步骤。所述顶部阻挡层为tin层或为tin层和ti层的叠加层。
111.所述金属导电材料层的金属材料包括al。
112.以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

技术特征：

1.一种高介电常数金属栅，其特征在于，包括：依次叠加在半导体衬底上的高介电常数层、底部阻挡层、功函数金属层和金属导电材料层；所述底部阻挡层由第一tin层和第一tan层叠加而成；所述第一tin层由第一tin子层和第二tin子层叠加而成；所述第一tin子层为采用ald工艺形成的ald tin层；所述第二tin子层为采用pvd工艺形成的pvd tin层；所述第一tin子层直接和所述高介电常数层接触，防止在所述高介电常数层中出现由所述第二tin子层的pvd工艺的等离子体产生的损伤；所述第一tin子层的有效功函数大于所述第二tin子层的有效功函数，利用所述第一tin子层的设置来使所述第一tin层的有效功函数增加，用以减少pmos的阈值电压；所述第一tin子层和所述第二tin子层的界面在所述第一tin层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构。2.如权利要求1所述的高介电常数金属栅，其特征在于：所述半导体衬底上同时集成有所述pmos和nmos；在所述pmos的形成区域中，所述功函数金属层包括依次叠加的p型功函数金属层和n型功函数金属层；在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层；所述nmos的形成区域中的所述p型功函数金属层被去除且停止在所述底部阻挡层的表面上。3.如权利要求2所述的高介电常数金属栅，其特征在于：所述半导体衬底包括硅衬底。4.如权利要求2所述的高介电常数金属栅，其特征在于：所述p型功函数金属层的材料包括tin、tan或tac。5.如权利要求2所述的高介电常数金属栅，其特征在于：所述n型功函数金属层的材料包括tial，tialc，tialn。6.如权利要求1所述的高介电常数金属栅，其特征在于：在所述高介电常数层和底部的半导体衬底表面之间的界面层。7.如权利要求1所述的高介电常数金属栅，其特征在于：所述高介电常数层包括二氧化铪。8.如权利要求1所述的高介电常数金属栅，其特征在于：所述金属导电材料层的金属材料包括al。9.一种高介电常数金属栅的制造方法，其特征在于，包括如下步骤：步骤一、在半导体衬底上形成高介电常数层；步骤二、形成由第一tin层和第一tan层叠加而成的底部阻挡层，形成所述tin层的分步骤包括：步骤21、采用ald工艺在所述高介电常数层表面形成第一tin子层；步骤22、采用pvd工艺在所述第一tin子层表面形成第二tin子层；所述第一tin子层在步骤22中防止所述第二tin子层的pvd工艺的等离子体对所述高介电常数层表面产生损伤；所述第一tin子层的有效功函数大于所述第二tin子层的有效功函数，利用所述第一tin子层的设置来使所述第一tin层的有效功函数增加，用以减少pmos的阈值电压；
步骤三、形成功函数金属层；步骤四、形成金属导电材料层；所述第一tin子层和所述第二tin子层的界面在所述第一tin层中形成用于阻挡所述金属导电材料层的金属扩散的空气阻断结构；由所述高介电常数层、所述底部阻挡层、所述功函数金属层和所述金属导电材料层叠加形成高介电常数金属栅。10.如权利要求9所述的高介电常数金属栅的制造方法，其特征在于：半导体衬底上同时集成有所述pmos和nmos；步骤三包括如下分步骤：步骤31、形成p型功函数金属层；所述p型功函数金属层覆盖所述nmos的形成区域和所述pmos的形成区域；步骤32、以所述底部阻挡层为刻蚀停止层对所述p型功函数金属层进行图形化刻蚀，以将所述nmos的形成区域的所述p型功函数金属层去除并使所述pmos的形成区域的所述p型功函数金属层保留；步骤33、形成n型功函数金属层；所述n型功函数金属层覆盖所述nmos的形成区域和所述pmos的形成区域；在所述pmos的形成区域中，所述功函数金属层包括依次叠加的所述p型功函数金属层和所述n型功函数金属层；在所述nmos的形成区域中，所述功函数金属层采用所述n型功函数金属层。11.如权利要求10所述的高介电常数金属栅的制造方法，其特征在于：所述半导体衬底包括硅衬底。12.如权利要求10所述的高介电常数金属栅的制造方法，其特征在于：所述p型功函数金属层的材料包括tin、tan或tac。13.如权利要求10所述的高介电常数金属栅的制造方法，其特征在于：所述n型功函数金属层的材料包括tial，tialc，tialn。14.如权利要求9所述的高介电常数金属栅的制造方法，其特征在于：步骤一中，在形成所述高介电常数层之前，还包括在所述半导体衬底表面形成界面层的步骤。15.如权利要求9所述的高介电常数金属栅的制造方法，其特征在于：所述高介电常数层包括二氧化铪。16.如权利要求9所述的高介电常数金属栅的制造方法，其特征在于：所述金属导电材料层的金属材料包括al。

技术总结

本发明公开了一种高介电常数金属栅，包括：依次叠加的高介电常数层、底部阻挡层、功函数金属层和金属导电材料层。底部阻挡层由第一TiN层和第一TaN层叠加而成。第一TiN子层采用ALD工艺形成，第二TiN子层采用PVD工艺形成。第一TiN子层直接和高介电常数层接触，防止在高介电常数层中出现由PVD工艺的等离子体产生的损伤。第一TiN子层的有效功函数大于第二TiN子层的有效功函数，能减少PMOS的阈值电压。第一和第二TiN子层的界面在第一TiN层中形成用于阻挡金属扩散的空气阻断结构。本发明还公开了一种高介电常数金属栅的制造方法。本发明能减少PMOS的阈值电压并改善阈值电压的稳定性，能对高介电常数层进行很好的保护，还能增加对金属导电材料层的金属扩散的阻挡作用。属导电材料层的金属扩散的阻挡作用。属导电材料层的金属扩散的阻挡作用。