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半导体存储器件的制作方法

半导体存储器件
1.相关申请的交叉引用
2.本技术要求向韩国知识产权局于2021年5月18日递交的韩国专利申请no.10-2021-0063798和于2021年9月29日递交的韩国专利申请no.10-2021-0128525的优先权，其全部公开通过引用并入本文中。
技术领域
3.示例实施例涉及存储器领域，并且更具体地，涉及半导体存储器件。

背景技术：

4.半导体存储器件可以被分类为诸如闪存器件的非易失性存储器件和诸如动态随机存取存储器(dram)的易失性存储器件。dram的高速运行和成本效率使dram可以用于系统存储器。由于dram的制造设计规则中的不断缩小，dram中的存储单元的位错误可能迅速增加，并且dram的产量可能下降。

技术实现要素：

5.一些示例实施例提供了一种包括能够识别不可纠正错误的模式的管芯上纠错码(ecc)引擎的半导体存储器件。
6.根据本发明的实施例，一种半导体存储器件包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码(ecc)引擎，接收从存储器控制器接收的第一码字，其中第一码字包括主数据和第一奇偶校验数据，并且对第一码字执行第一ecc解码以从第一码字产生主数据并基于第一ecc解码的结果产生第一错误标志，第一错误标志响应于第一码字包括第一类型不可纠正错误而被激活，第一类型不可纠正错误在第一码字正从存储器控制器向半导体存储器件发送的时间期间发生；以及管芯上ecc引擎，从链路ecc引擎接收主数据，对从链路ecc引擎接收的主数据执行第一ecc编码以产生第二奇偶校验数据，产生包括主数据和第二奇偶校验数据的第二码字，并且响应于第一错误标志向存储单元阵列的第一目标页面提供第二码字和第三码字之一。响应于第一错误标志被去激活，管芯上ecc引擎将第二码字提供给存储单元阵列的第一目标页面。响应于第一错误标志被激活，管芯上ecc引擎通过基于与第一类型不可纠正错误相关联的第一类型错误模式改变第二码字的位中的至少一个位来产生第三码字，并且向存储单元阵列的第一目标页面提供第三码字。
7.根据本发明的实施例，一种半导体存储器件包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码(ecc)引擎，通过对从存储器控制器接收的包括主数据和第一奇偶校验数据的第一码字执行第一ecc解码来提供主数据，并且基于第一ecc解码的结果产生第一错误标志，第一错误标志响应于第一码字包括第一类型不可纠正错误而被激活，第一类型不可纠正错误在第一码字正从存储器控制器发送的时间期间发生；以及管芯上ecc引擎，接收主数据和预存储在存储单元阵列的第一目标页面中的码
字之一，通过对主数据执行第一ecc编码来产生第二奇偶校验数据，对预存储码字执行第二ecc解码，产生响应于预存储码字包括第二类型不可纠正错误而被激活的第二错误标志，第二类型不可纠正错误发生在第一目标页面中的存储单元中，响应于第二码字包括可纠正错误或无错误，基于第一错误标志和第二错误标志，向存储单元阵列的第二目标页面提供包括主数据和第二奇偶校验数据的第二码字，以及响应于第二码字与第一类型不可纠正错误和第二类型不可纠正错误之一相关联，通过基于与第一类型不可纠正错误和第二类型不可纠正错误相关联的不同错误模式改变第二码字的至少一个位来产生第三码字，并将第三码字提供给第二目标页面。
8.根据本发明的实施例，一种半导体存储器件包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；以及管芯上纠错码(ecc)引擎，在写入操作中，从存储器控制器接收数据和第一中毒标志，第一中毒标志指示数据是否为中毒数据，通过对数据执行ecc编码来产生第一奇偶校验数据，通过基于第一中毒标志将第一类型错误模式应用于包括数据和第一奇偶校验数据的第一码字来产生第二码字，并且将第二码字提供给存储单元阵列的目标页面。在读取操作中，管芯上ecc引擎从目标页面读取第二码字，通过对第二码字执行ecc解码来恢复数据，基于ecc解码的结果产生第二中毒标志和解码状态标志，并且将数据、第二中毒标志和解码状态标志发送到存储器控制器。响应于数据与中毒数据相对应，第二中毒标志被激活。响应于数据包括不可纠正错误，解码状态标志被激活。
9.因此，在根据示例实施例的半导体存储器件中，当管芯上ecc引擎基于主数据和预存储在目标页面中的码字中的至少一个执行存储操作时，管芯上ecc引擎可以通过将不同的错误模式应用于与从外部提供的主数据相关联的第一类型不可纠正错误和与预存储码字相关联的第二类型不可纠正错误来产生第三奇偶校验数据。此外，管芯上ecc引擎可以基于与不同错误模式匹配的校正子来识别不可纠正错误的类型。
附图说明
10.根据以下结合附图进行的详细描述，将更清楚地理解说明性的、非限制性的示例实施例。
11.图1是示出了根据示例实施例的存储器系统的框图。
12.图2是示出了根据示例实施例的图1的存储器系统中的存储器控制器的框图。
13.图3是示出了根据示例实施例的图1的存储器系统中的半导体存储器件的示例的框图。
14.图4示出了图3的半导体存储器件中的第一存储体阵列的示例。
15.图5是示出了根据示例实施例的图3的半导体存储器件中的链路ecc引擎和管芯上ecc引擎的框图。
16.图6示出了根据示例实施例的图5的管芯上ecc引擎中的ecc编码器的示例。
17.图7示出了根据示例实施例的图5的管芯上ecc引擎中的ecc解码器的示例。
18.图8和图9示出了主数据和数据掩码信号。
19.图10是示出了根据示例实施例的图1的存储器系统中的半导体存储器件的另一示例的框图。
20.图11示出了根据示例实施例的图5的管芯上ecc引擎中的错误数据产生器的示例
操作。
21.图12示出了在图11中产生第三奇偶校验数据。
22.图13示出了基于图11中的第三码字产生校正子。
23.图14示出了根据示例实施例的图5的管芯上ecc引擎中的错误数据产生器的另一示例操作。
24.图15示出了在图14中产生第三奇偶校验数据。
25.图16示出了基于图14中的第三码字产生校正子。
26.图17示出了图5的管芯上ecc引擎中的主数据的解码状态标志和错误状态。
27.图18示出了图3的半导体存储器件执行正常写入操作。
28.图19示出了图3的半导体存储器件执行掩码写入操作。
29.图20示出了图3的半导体存储器件执行掩码写入操作。
30.图21和图22分别示出了根据示例实施例的图5的管芯上ecc引擎中的错误数据产生器的操作。
31.图23是示出了操作半导体存储器件的方法的流程图。
32.图24是示出了操作半导体存储器件的方法的序列图。
33.图25是示出了根据示例实施例的存储器系统的框图。
34.图26a是示出了根据示例实施例的图25的半导体存储器件中的管芯上ecc引擎的框图。
35.图26b示出了图26a的管芯上ecc引擎在读取操作或擦除操作中的操作。
36.图27是示出了根据示例实施例的存储器系统的框图。
37.图28a是示出了根据示例实施例的图27的半导体存储器件中的管芯上ecc引擎的框图。
38.图28b示出了图28a的管芯上ecc引擎在读取操作或擦除操作中的操作。
39.图29是示出了根据示例实施例的半导体存储器件的框图。
40.图30是示出了根据示例实施例的包括堆叠存储器件的半导体封装的图。
具体实施方式
41.下面将参考附图更全面地描述各种示例实施例，在附图中示出了一些示例实施例。
42.图1是示出了根据示例实施例的存储器系统的框图。
43.参考图1，存储器系统10可以包括存储器控制器100和半导体存储器件200。
44.存储器控制器100可以将命令cmd和地址addr发送到半导体存储器件200，并且可以与半导体存储器件200交换包括主数据dq和链路奇偶校验数据lprt的第一码字cw1。存储器控制器100可以将与掩码写入操作相关联的数据掩码信号dm发送到半导体存储器件200。半导体存储器件200可以将解码状态标志dsf发送到存储器控制器100。
45.在一些实施例中，半导体存储器件200是包括多个动态(易失性)存储单元的存储器件，诸如动态随机存取存储器(dram)、ddr5(双倍数据速率)同步dram(sdram)、以及ddr6(双倍数据速率)同步dram(sdram)。
46.存储器控制器100可以包括中央处理单元(cpu)110和链路ecc引擎160，并且半导
体存储器件200可以包括链路ecc引擎295、管芯上(od)ecc引擎400和存储单元阵列(mca)300。
47.在示例实施例中，存储器控制器100可以不包括链路ecc引擎160，并且半导体存储器件200可以不包括链路ecc引擎295。
48.cpu 110可以控制存储器控制器100的整体操作。
49.链路ecc引擎160可以对从主机提供的主数据dq执行链路ecc编码以产生链路奇偶校验数据lprt，并且可以将包括主数据dq和链路奇偶校验数据lprt的第一码字cw1发送到半导体存储器件200。链路奇偶校验数据lprt可用于检测/纠正在发送主数据dq期间发生的错误。此外，链路ecc引擎160可以对从半导体存储器件200提供的第一码字cw1执行链路ecc解码以恢复主数据dq。链路奇偶校验数据lprt可以称为第一奇偶校验数据。当主数据dq可以包括128位时，链路奇偶校验数据lprt可以包括9位。
50.链路ecc引擎295可以通过使用第一ecc来对第一码字cw1执行链路ecc解码操作(第一ecc解码操作)以恢复主数据dq，并且可以将主数据dq提供给管芯上ecc引擎400。链路ecc引擎295可以将第一错误标志ef1(参考图3)提供给管芯上ecc引擎400。当链路ecc引擎295在链路ecc解码中检测到主数据dq中的第一类型不可纠正错误(即，第一类型的不可纠正错误)时，可以激活第一错误标志ef1。在第一码字cw1从存储器控制器100向半导体存储器件200发送的时间期间，第一码字cw1可能发生第一类型的不可纠正错误。第一ecc可以用h矩阵实现，并且可以包括单纠错/双检错(secded)码或循环冗余校验(crc)码。
51.当主数据dq可以包括128位时，链路ecc引擎295可以在链路ecc解码中基于第一ecc产生9位的校验位，并且可以基于链路奇偶校验数据lprt与校验位的比较来选择性地激活第一错误标志ef1。
52.在正常写入操作中，管芯上ecc引擎400可以基于第二ecc对主数据dq执行ecc编码以产生第二奇偶校验数据，该第二奇偶校验数据用于检测/纠正发生在存储单元阵列300的存储单元中的错误。当主数据dq可以包括128位时，第二奇偶校验数据可以包括8位。第二ecc可以用h矩阵实现，并且可以包括用于纠正主数据dq中的一个错误位的单纠错(sec)码、或secded码。
53.响应于激活的第一错误标志ef1，管芯上ecc引擎400可以通过将第一类型错误模式应用于包括主数据dq和第二奇偶校验数据的第二码字来产生第三码字。第一类型错误模式可以标识第一类型不可纠正错误。例如，第一类型错误模式可以指示主数据dq包括不可纠正错误。管芯上ecc引擎400通过反转(翻转)链路奇偶校验数据lprt(即，第一奇偶校验数据)的至少一个位、或者通过反转第一码字的至少一个位将第一类型错误模式应用于第一码字以产生第二码字。将第一类型错误模式应用于第一码字意味着翻转链路奇偶校验数据lprt的至少一个位或者反转第一码字的至少一个位(即，修改第一码字以标识第一码字的主数据具有不可纠正错误)。
54.例如，响应于激活的第一错误标志ef1，管芯上ecc引擎400可以通过将第一类型错误模式应用于第二码字中的第二奇偶校验数据来将第二奇偶校验数据转换为第三奇偶校验数据，并且可以产生包括主数据dq和第三奇偶校验数据的第三码字。然而，示例实施例不限于此。在一些实施例中，管芯上ecc引擎400可以通过基于第一类型错误模式改变包括主数据dq和第二奇偶校验数据的第二码字的位中的至少一个位来产生第三码字。
55.在基于主数据和存储单元阵列300的目标页面中预存储的码字中的至少一个的存储操作(例如，掩码写入操作和擦除操作)中，管芯上ecc引擎400可以通过使用第二ecc对预存储的码字执行第二ecc解码。
56.当管芯上ecc引擎400检测到预存储的码字中的第二类型不可纠正错误(即，第二类型的不可纠正错误)时，管芯上ecc引擎400可以激活第二错误标志ef2(参考图5)，并且可以通过将第二类型错误模式应用于第二码字来产生第三码字。第二类型错误模式不同于第一类型错误模式，并且可以标识第二类型不可纠正错误。例如，第二类型错误模式可以指示预存储的码字包括不可纠正错误。如上所述，第一类型错误模式可以指示主数据dq包括不可纠正错误。
57.例如，响应于激活的第二错误标志ef2，管芯上ecc引擎400可以将第二奇偶校验数据转换为第三奇偶校验数据(用第三奇偶校验数据替换第二奇偶校验数据)。在一些实施例中，可以通过将第二类型错误模式应用于第二码字中的第二奇偶校验数据来产生第三奇偶校验数据。管芯上ecc引擎400可以产生包括主数据dq和第三奇偶校验数据的第三码字。然而，示例实施例不限于此。在一些实施例中，管芯上ecc引擎400可以通过基于第二类型错误模式改变包括主数据dq和第二奇偶校验数据的第二码字的位中的至少一个位来产生第三码字。在一些实施例中，响应于激活的第二错误标志ef2，管芯上ecc引擎400可以通过反转(翻转)链路奇偶校验数据lprt(即，第一奇偶校验数据)的至少一个位、或者通过反转第一码字的至少一个位将第二类型错误模式应用于第一码字以产生第二码字。将第二类型错误模式应用于第一码字意味着翻转链路奇偶校验数据lprt的至少一个位或者反转第一码字的至少一个位(即，修改第一码字以标识预存储的码字具有不可纠正错误)。
58.在正常读取操作中，管芯上ecc引擎400可以对从目标页面读取的码字执行ecc解码以恢复主数据dq，并且可以将主数据dq提供给链路ecc引擎295。管芯上ecc引擎400可以产生解码状态标志dsf，其指示在掩码写入操作、擦除操作或正常读取操作中检测到的错误的状态，并且可以将解码状态标志dsf发送到存储器控制器100。在示例实施例中，管芯上ecc引擎400可以在对目标页面的存储操作中对从目标页面读取的码字执行ecc解码。存储操作可以包括以下操作之一：对目标页面的读取-修改-写入操作；对目标页面的擦除操作并且对目标页面的读取-修改-写入操作；以及在对半导体存储器件200的目标页面进行擦除操作之后执行的对目标页面的读取操作。
59.链路ecc引擎295可以对主数据dq执行链路ecc编码以产生链路奇偶校验数据lprt，并且可以将包括主数据dq和链路奇偶校验数据lprt的第一码字cw1发送到存储器控制器100。
60.即，链路ecc引擎295对主数据dq进行编码以产生第一码字cw1，并将第一码字cw1发送到存储器控制器100。
61.图2是示出了根据示例实施例的图1的存储器系统中的存储器控制器的框图。
62.参考图2，存储器控制器100可以包括cpu 110、主机接口120、数据寄存器125、系统ecc引擎130、链路ecc引擎160、数据掩码产生器181、解码状态标志解码器183、命令缓冲器190和地址缓冲器195。系统ecc引擎130可以包括奇偶校验产生器135、缓冲器140和ecc解码器150。链路ecc引擎160可以包括链路ecc编码器170和链路ecc解码器180。
63.主机接口120从主机接收请求req和数据dta，并将数据dta提供给数据寄存器125。
数据寄存器125存储数据dta并且连续地(或顺序地)将主数据dq输出到奇偶校验产生器135和链路ecc编码器170。
64.链路ecc编码器170对主数据dq执行链路ecc编码以产生包括主数据dq和链路奇偶校验数据lprt的第一码字cw11。
65.奇偶校验产生器135基于主数据dq产生系统奇偶校验数据prtc，并将该系统奇偶校验数据prtc存储在缓冲器140中。
66.解码状态标志解码器183对从半导体存储器件200接收的解码状态标志dsf进行解码，并且可以向ecc解码器150和cpu 110提供指示主数据dq中的错误类型的解码信号ds。为了便于描述，主数据dq可以表示要在读取操作中读取的数据或者要在写入操作中写入的数据。在一些实施例中，解码状态标志解码器183可以在其中存储器控制器100可以接收从半导体存储器件200读取的数据的读取操作中进行操作。
67.链路ecc解码器180对从半导体存储器件200接收的包括主数据dq和链路奇偶校验数据lprt的第一码字cw12执行链路ecc解码以恢复主数据dq，并且可以将主数据dq提供给ecc解码器150。ecc解码器150可以对主数据dq执行ecc解码，并且可以将主数据dq或纠正的主数据c-dq提供给cpu 110。
68.cpu 110可以接收解码信号ds和主数据dq或纠正的主数据c_dq，并且可以基于解码信号ds确定如何处理主数据dq或纠正的主数据c_dq。
69.命令缓冲器190存储对应于请求req的命令cmd并且在cpu 110的控制下将命令cmd发送到半导体存储器件200。地址缓冲器195存储地址addr并且在cpu 110的控制下将地址addr发送到半导体存储器件200。
70.图3是示出了根据示例实施例的图1的存储器系统中的半导体存储器件的示例的框图。
71.参考图3，半导体存储器件200a可以包括控制逻辑电路210、地址寄存器220、存储体控制逻辑230、行地址多路复用器(ramux)240、列地址(ca)锁存器250、行解码器260、列解码器270、存储单元阵列300、读出放大器单元285、输入/输出(i/o)选通电路290、数据输入/输出(i/o)缓冲器、刷新计数器245、管芯上ecc引擎400、链路ecc引擎295和标志缓冲器287。
72.存储单元阵列300可以包括第一存储体阵列310至第八存储体阵列380。行解码器260可以包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体行解码器260a至第八存储体行解码器260h，列解码器270可以包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体列解码器270a至第八存储体列解码器270h，并且读出放大器单元285可以包括分别耦接到第一存储体阵列310至第八存储体阵列380的第一存储体读出放大器285a至第八存储体读出放大器285h。
73.第一存储体阵列310至第八存储体阵列380、第一存储体行解码器260a至第八存储体行解码器260h、第一存储体列解码器270a至第八存储体列解码器270h以及第一存储体读出放大器285a至第八存储体读出放大器285h可以形成第一存储体至第八存储体。第一存储体阵列310至第八存储体阵列380中的每一个可以包括与字线wl和位线btl耦接的多个存储单元mc。
74.地址寄存器220可以从存储器控制器100接收包括存储体地址bank_addr、行地址row_addr和列地址col_addr的地址addr。
75.地址寄存器220可以将接收的存储体地址bank_addr提供给存储体控制逻辑230，可以将接收的行地址row_addr提供给行地址多路复用器240，并且可以将接收的列地址col_addr提供给列地址锁存器250。
76.存储体控制逻辑230可以响应于存储体地址bank_addr产生存储体控制信号。响应于存储体控制信号，可以激活第一存储体行解码器260a至第八存储体行解码器260h中与存储体地址bank_addr相对应的存储体行解码器，并且响应于存储体控制信号，可以激活第一存储体列解码器270a至第八存储体列解码器270h中与存储体地址bank_addr相对应的存储体列解码器。
77.行地址多路复用器240可以从地址寄存器220接收行地址row_addr，并且可以从刷新计数器245接收刷新行地址ref_addr。行地址多路复用器240可以选择性地输出行地址row_addr和刷新行地址ref_addr之一作为行地址ra。从行地址多路复用器240输出的行地址ra可以应用于第一存储体行解码器260a至第八存储体行解码器260h。
78.第一存储体行解码器260a至第八存储体行解码器260h中的激活的存储体行解码器可以对从行地址多路复用器240输出的行地址ra进行解码，并且可以激活与行地址ra相对应的字线。例如，所激活的存储体行解码器可以将字线驱动电压施加到与行地址ra相对应的字线。
79.列地址锁存器250可以从地址寄存器220接收列地址col_addr，并且可以临时存储接收的列地址col_addr。在一些实施例中，在突发模式(burst mode)下，列地址锁存器250可以产生从接收的列地址col_addr递增的列地址col_addr’。列地址锁存器250可以将临时存储或产生的列地址col_addr’应用于第一存储体列解码器270a至第八存储体列解码器270h。
80.第一存储体列解码器270a至第八存储体列解码器270h中激活的存储体列解码器可以对从列地址锁存器250输出的列地址col_addr进行解码，并且可以控制i/o选通电路290以便输出与列地址col_addr相对应的数据。
81.i/o选通电路290可以包括用于对输入/输出数据进行选通的电路。i/o选通电路290还可以包括：用于存储从第一存储体阵列310至第八存储体阵列380输出的数据的读取数据锁存器、以及用于将数据写入到第一存储体阵列310至第八存储体阵列380的写入驱动器。
82.要从第一存储体阵列310至第八存储体阵列380中的一个存储体阵列读取的码字cw可以由与要从其读取数据的该一个存储体阵列耦接的读出放大器读出，并且可以被存储在读取数据锁存器中。存储在读取数据锁存器中的码字cw由管芯上ecc引擎400进行ecc解码，并且主数据dq可以被提供给链路ecc引擎295，以及链路ecc引擎295可以将包括主数据dq和链路奇偶校验数据的第一码字cw1发送到存储器控制器100。
83.要写入第一存储体阵列310至第八存储体阵列380中的一个存储体阵列中的第一码字cw1可以从存储器控制器100被提供给链路ecc引擎295。链路ecc引擎295可以对第一码字cw1执行第一ecc解码，以将主数据dq提供给管芯上ecc引擎400。当链路ecc引擎295基于第一ecc解码的结果检测到第一码字cw1中的第一类型不可纠正错误时，链路ecc引擎295可以将第一错误标志ef1提供给管芯上ecc引擎400。
84.管芯上ecc引擎400可以对主数据dq执行ecc编码，以将第二码字或第三码字提供
给i/o选通电路290。
85.在擦除操作或掩码写入操作中，管芯上ecc引擎400可以对从目标页面读取的预存储码字执行第二ecc解码，当管芯上ecc引擎400基于第二ecc解码的结果检测到预存储码字中的第二类型不可纠正错误时可以产生第二错误标志和解码状态标志dsf，并且可以通过标志缓冲器287将解码状态标志dsf发送到存储器控制器100。
86.管芯上ecc引擎400可以通过基于第一错误标志ef1和第二错误标志将不同的错误模式应用于第二码字来产生第三码字，并且可以将第三码字提供给i/o选通电路290。
87.标志缓冲器287可以接收解码状态标志dsf，并且可以将解码状态标志dsf发送到存储器控制器100。
88.数据掩码信号dm可以被提供给i/o选通电路290，并且i/o选通电路290可以基于数据掩码信号dm来操作掩码写入操作。
89.控制逻辑电路210可以控制半导体存储器件200的操作。例如，控制逻辑电路210可以产生针对半导体存储器件200的控制信号，以执行写入操作或读取操作。控制逻辑电路210可以包括对从存储器控制器100接收的命令cmd进行解码的命令解码器211、以及设置半导体存储器件200的操作模式的模式寄存器212。
90.例如，命令解码器211可以通过对写使能信号、行地址选通信号、列地址选通信号、芯片选择信号等进行解码来产生与命令cmd相对应的控制信号。控制逻辑电路210可以产生用以控制i/o选通电路290的第一控制信号ctl1、以及用以控制管芯上ecc引擎400的第二控制信号ctl2。
91.图4示出了图3的半导体存储器件中的第一存储体阵列的示例。
92.参考图4，第一存储体阵列310包括多条字线wl0至wlm-1(其中m是等于或大于2的偶数)、多条位线btl0至btln-1(其中n是等于或大于2的偶数)、以及在字线wl0至wlm-1与位线btl0至btln-1之间的交叉处设置的多个存储单元mc。
93.位线btl0至btln-1可以沿第一方向d1延伸，而字线wl0至wlm-1可以沿第二方向d2延伸。
94.存储单元mc中的每一个包括与字线wl0至wlm-1之一和位线btl0至btln-1之一耦接的存取(单元)晶体管、以及与单元晶体管耦接的存储(单元)电容器。即，存储单元mc中的每一个具有dram单元结构。
95.此外，取决于存储单元mc与偶数字线(例如，wl0)还是奇数字线(例如，wl1)耦接，存储单元mc可以具有不同的布置。即，取决于由访问地址选择的字线是偶数字线还是奇数字线，耦接到相邻存储单元的位线可以不同。
96.图5是示出了根据示例实施例的图3的半导体存储器件中的链路ecc引擎和管芯上ecc引擎的框图。
97.参考图5，链路ecc引擎295可以包括链路ecc解码器296、链路ecc编码器298和ecc存储器297。
98.ecc存储器297可以存储第一ecc ecc1，并且可以与链路ecc解码器296和链路ecc编码器298连接。第一ecc ecc1可以是可纠正一个错误位并且可检测两个错误位的secded码或crc码。
99.链路ecc解码器296可以通过使用第一ecc ecc1对包括主数据dq和链路奇偶校验
数据lprt的第一码字cw1执行第一ecc解码，以将主数据dq提供给管芯上ecc引擎400；当链路ecc解码器296检测到第一类型不可纠正错误(在存储器控制器100与半导体存储器件之间发送数据期间发生不可纠正错误)时，可以产生被激活的第一错误标志ef1；并且可以将第一错误标志ef1提供给管芯上ecc引擎400。
100.在示例实施例中，主数据dq可以包括128位，并且链路奇偶校验数据lprt可以包括9位。此外，链路奇偶校验数据lprt可以称为第一奇偶校验数据。
101.链路ecc编码器298可以通过使用第一ecc ecc1对来自管芯上ecc引擎400的主数据dq执行第二ecc编码以产生链路奇偶校验数据lprt，并且可以将包括主数据dq和链路奇偶校验数据lprt的第一码字cw1发送到存储器控制器100。
102.管芯上ecc引擎400可以包括ecc存储器410、ecc编码器420、ecc解码器440、第一解复用器425、第二解复用器427、错误数据产生器430、寄存器435和选择信号(ss)产生器417。
103.ecc存储器410可以存储第二ecc ecc2。ecc编码器420和ecc解码器440可以连接到ecc存储器410。第二ecc ecc2可以是用于纠正一个错误位的单纠错(sec)码、或secded码。
104.ecc编码器420可以通过使用第二ecc ecc2对主数据dq执行第一ecc编码以产生第二奇偶校验数据prt2，并且可以将包括主数据dq和第二奇偶校验数据prt2的第二码字cw2提供给第一解复用器425。
105.在示例实施例中，第二奇偶校验数据prt2可以包括8位。
106.第一解复用器425可以基于第一错误标志ef1将第二码字cw2提供给第二解复用器427和错误数据产生器430之一。
107.响应于第一错误标志ef1指示主数据dq不包括第一类型不可纠正错误(即，第一类型的不可纠正错误)，第一解复用器425将第二码字cw2提供给第二解复用器427。响应于第一错误标志ef1指示主数据dq包括第一类型不可纠正错误，第一解复用器425将第二码字cw2提供给错误数据产生器430。
108.第二解复用器427可以基于第一选择信号ss11将第二码字cw2提供给目标页面和错误数据产生器430之一。
109.ecc解码器440连接到ecc存储器410。ecc解码器440可以在正常读取操作或擦除操作中接收从目标页面读取的第二码字cw2或第三码字cw3，并且可以在掩码写入操作中接收从目标页面读取的预存储码字rcw。
110.在(正常)读取操作中，ecc解码器440可以通过使用第二ecc ecc2对第二码字cw2或第三码字cw3执行第二ecc解码以恢复主数据dq，并且可以产生指示第二码字cw2或第三码字cw3中的错误状态的解码状态标志dsf。
111.在擦除操作中，ecc解码器440可以通过使用第二ecc ecc2对预存储码字rcw执行第二ecc解码，可以纠正预存储码字rcw中的可纠正错误，可以将纠正的码字写回到目标页面，可以产生指示预存储码字rcw中的错误状态的解码状态标志dsf，并且当ecc解码器440检测到预存储码字rcw中的第二类型不可纠正错误时，可以产生第二错误标志ef2。
112.在掩码写入操作中，ecc解码器440可以通过使用第二ecc ecc2对预存储码字rcw执行第二ecc解码，可以纠正预存储码字rcw中的可纠正错误，可以将选择性纠正的数据scw提供给ecc编码器420，当ecc解码器440检测到第二类型不可纠正错误时可以产生第二错误标志ef2，并且可以将第二错误标志ef2提供给ecc编码器420和选择信号产生器417。例如，
在掩码写入操作中，ecc解码器440可以通过使用第二ecc ecc2对预存储码字rcw执行第二ecc解码。当预存储码字rcw具有可纠正错误时，ecc解码器440可以纠正该可纠正错误以产生选择性纠正的数据scw。ecc解码器440可以将选择性纠正的数据scw提供给ecc编码器420。当预存储码字rcw具有第二类型不可纠正错误时，ecc解码器440可以检测第二类型不可纠正错误，并且产生第二错误标志ef2。ecc解码器440可以将第二错误标志ef2提供给ecc编码器420和选择信号产生器417。
113.在掩码写入操作中，ecc编码器420可以基于主数据dq和选择性纠正的数据scw来产生第二奇偶校验数据prt2，并且可以将主数据dq和第二奇偶校验数据prt2提供给第一解复用器425。
114.选择信号发生器417可以基于第一错误标志ef1和第二错误标志ef2来产生第一选择信号ss11和第二选择信号ss12，可以将第一选择信号ss11提供给第二解复用器427，并且可以将第二选择信号ss12提供给寄存器435。
115.在写入操作中，当主数据dq不包括第一类型不可纠正错误时，第二解复用器427可以基于第一选择信号ss11将第二码字cw2提供给目标页面。在擦除操作或掩码写入操作中，当预存储码字rcw包括第二类型不可纠正错误时，第二解复用器427可以基于第一选择信号ss11将第二码字cw2提供给错误数据产生器430。在一些实施例中，当主数据dq不包括第一类型不可纠正错误时，第一选择信号ss11可以具有第一逻辑电平，而当预存储码字rcw包括第二类型不可纠正错误时，第一选择信号ss11可以具有第二逻辑电平。
116.寄存器435可以存储第一类型错误模式pep1和第二类型错误模式pep2，并且可以基于第二选择信号ss12将表示第一类型错误模式pep1和第二类型错误模式pep2之一的错误模式信号提供给错误数据产生器430。参考pep1也可以指示表示第一类型错误模式的第一错误模式信号，而参考pep2也可以指示表示第二类型错误模式的第二错误模式信号。
117.当第一错误标志ef1指示在主数据dq中发生第一类型不可纠正错误时，寄存器435可以响应于第二选择信号ss12将第一类型错误模式pep1提供给错误数据产生器430。当第二错误标志ef2指示在预存储码字rcw中发生第二类型不可纠正错误时，寄存器435可以响应于第二选择信号ssl2将第二类型错误模式pep2提供给错误数据产生器430。
118.错误数据产生器430可以将第一类型错误模式pep1和第二类型错误模式pep2之一应用于第二奇偶校验数据prt2以产生第三奇偶校验数据prt3，可以用第三奇偶校验数据prt3替换第二奇偶校验数据prt2以产生第三码字cw3，并且可以将包括主数据dq和第三奇偶校验数据prt3的码字cw3提供给目标页面。
119.然而，示例实施例不限于此。在一些实施例中，错误数据产生器430可以通过基于第一类型错误模式pep1和第二类型错误模式pep2之一改变第二码字cw2的位中的至少一个位来产生第三码字cw3，并且可以将第三码字cw3提供给目标页面。
120.尽管描述了ecc编码器420和ecc解码器440耦接到ecc存储器410以使用第二ecc ecc2，但是第二ecc ecc2可以在ecc编码器420和ecc解码器440内用异或门来实现。
121.图6示出了根据示例实施例的图5的管芯上ecc引擎中的ecc编码器的示例。
122.参考图6，ecc编码器420可以包括奇偶校验产生器423。奇偶校验产生器423接收128位的写入数据wdq和8位的基础位bb，并通过执行例如异或(xor)数组运算来产生8位的奇偶校验位prt。基础位bb是用于针对128位的写入数据wdq产生奇偶校验位prt的位，并且
可以包括b
′
0000000。基础位bb可以包括其他特定位而不是b
′
0000000。
123.图7示出了根据示例实施例的图5的管芯上ecc引擎中的ecc解码器的示例。
124.参考图7，ecc解码器440可以包括校正子产生电路450、错误定位器460、数据纠正器470和解码状态标志产生器480。校正子产生电路450可以包括校验位产生器451和校正子产生器453。
125.校验位产生器451通过执行异或(xor)数组运算来基于读取数据r_dq产生校验位chb，并且校正子产生器453通过将第二奇偶校验数据prt2或第三奇偶校验数据prt3的对应位与校验位chb进行比较来产生校正子sdr。
126.当校正子sdr的所有位都不是“零”时，错误定位器460产生指示读取数据r_dq中的错误位的位置的错误位置信号eps，以将错误位置信号eps提供给数据纠正器470和解码状态标志产生器480。
127.数据纠正器470接收读取数据r_dq，当读取数据r_dq包括错误位时基于错误位置信号eps来纠正读取数据r_dq中的错误位，并且输出纠正的主数据c_dq。当读取数据r_dq不包括错误时，数据纠正器470可以输出主数据dq。
128.解码状态标志产生器480可以产生当读取数据r_dq包括第二类型不可纠正错误时被激活的第二错误标志信号ef2，并且可以基于校正子sdr和错误位置信号eps来产生指示读取数据r_dq中的错误状态的解码状态标志dsf。
129.图8和图9示出了主数据和数据掩码信号。
130.参考图8和图9，主数据dq包括多个单元数据un1至unr(r是大于2的自然数)，并且单元数据un1至unr中的每一个包括多个数据位。数据掩码信号dm包括分别与多个单元数据un1至unr相对应的多个掩码位dmb1至dmbr。掩码位dmb1至dmbr中的每一个可以指示是否写入单元数据un1至unr中的对应单元数据。掩码位dmb1至dmbr中具有第一逻辑电干的掩码位指示对应的单元数据被屏蔽。如图8所示，如果掩码位dmb1至dmbr中的至少一个具有第一逻辑电平，则对主数据dq执行掩码写入操作。如图9所示，如果掩码位dmb1至dmbr中的所有掩码位都具有第二逻辑电平，则对主数据dq执行正常写入操作。
131.图10是示出了根据示例实施例的图1的存储器系统中的半导体存储器件的示例的框图。
132.图10的半导体存储器件200b与半导体存储器件200的不同之处在于：半导体存储器件200b还包括擦除电路560和牺牲地址产生器570，并且控制逻辑电路210a还控制擦除电路560和牺牲地址产生器570。
133.参考图10，控制逻辑电路210a可以产生用以控制擦除电路560的第三控制信号ctl3、以及用以控制牺牲地址产生器570的第四控制信号ctl4。
134.牺牲地址产生器570可以对存储单元阵列300中的第一存储区域的访问次数进行计数，以在所计数的访问次数在参考间隔期间达到参考次数时产生指定与第一存储区域相邻的至少一个相邻存储区域的至少一个牺牲地址vct_addr。牺牲地址vct_addr可以存储在擦除电路560的地址存储表中。
135.在第一擦除模式中，擦除电路560可以对依次改变的刷新行地址ref_addr进行计数，并且每当擦除电路560对m个刷新行地址进行了计数时，可以输出正常擦除地址scaddr。这里，m是等于或大于2的自然数。正常擦除地址scaddr可以包括擦除行地址sra和擦除列地
址sca。擦除电路560可以将擦除行地址sra和擦除列地址sca分别提供给行解码器260和列解码器270。
136.在第二擦除模式中，擦除电路560可以输出与存储在其中的地址存储表中的牺牲地址vct_addr相关联的码字的地址作为弱码字地址wcaddr。弱码字地址wcaddr可以包括弱码字行地址wcra和弱码字列地址wcca。在第二擦除模式中，擦除电路560可以将弱码字行地址wcra和弱码字列地址wcca分别提供给行解码器260和列解码器270。
137.图11示出了根据示例实施例的图5的管芯上ecc引擎中的错误数据产生器的示例操作。
138.参考图11，当在正常写入操作或掩码写入操作中在主数据dq中检测到第一类型不可纠正错误时，错误数据产生器430可以通过对包括主数据dq和第二奇偶校验数据prt2的第二码字cw2和包括具有零位的默认数据dfdq和第一类型错误模式pep1的数据集执行异或运算，来产生包括主数据dq和第三奇偶校验数据prt31的第三码字cw31。在一些实施例中，该数据集可以由默认数据dfdq和第一类型错误模式pep1形成，其中默认数据dfdq的每一位都为零。
139.图12示出了在图11中产生第三奇偶校验数据。
140.参考图12，错误数据产生器430通过对第二奇偶校验数据prt2和第一类型错误模式pepl执行异或运算来产生第三奇偶校验数据prt31。
141.图13示出了基于图11中的第三码字产生校正子。
142.参考图13，可以通过对第三奇偶校验数据prt31和第二奇偶校验数据prt2执行异或运算来产生校正子sdr21。因为第三奇偶校验数据prt31是通过对第二奇偶校验数据prt2和第一类型错误模式pep1执行异或运算而产生的，所以校正子sdr21与第一类型错误模式pep1匹配。例如，校正子sdr21可以指示第三码字cw31的主数据是否包括第一类型错误模式pep1。因此，当基于第二ecc解码的结果产生的校正子与第一类型错误模式pep1匹配时，ecc解码器440确定主数据dq包括第一类型不可纠正错误。
143.图14示出了根据示例实施例的图5的管芯上ecc引擎中的错误数据产生器的示例操作。
144.参考图14，当在正常写入操作或掩码写入操作中在主数据dq中检测到由于存储单元引起的第二类型不可纠正错误时，错误数据产生器430可以通过对包括主数据dq和第二奇偶校验数据prt2的第二码字cw2和包括具有零位的默认数据dfdq和第二类型错误模式pep2的数据集执行异或运算，来产生包括主数据dq和第三奇偶校验数据prt32的第三码字cw32。默认数据dfdq的每一位都可以为零。在一些实施例中，该数据集可以由默认数据dfdq和第二类型错误模式pep2形成。
145.图15示出了在图14中产生第三奇偶校验数据。
146.参考图15，错误数据产生器430通过对第二奇偶校验数据prt2和第二类型错误模式pep2执行异或运算来产生第三奇偶校验数据prt32。
147.图16示出了基于图14中的第三码字产生校正子。
148.参考图16，可以通过对第三奇偶校验数据prt32和第二奇偶校验数据prt2执行异或运算来产生校正子sdr22。因为第三奇偶校验数据prt32是通过对第二奇偶校验数据prt2和第二类型错误模式pep2执行异或运算而产生的并且对第二奇偶校验数据prt2和第二奇
偶校验数据prt2执行异或运算的结果对应于全零元素，所以校正子sdr22与第二类型错误模式pep2匹配。例如，校正子sdr22可以指示第三码字cw32的主数据是否包括第二类型错误模式pep2。因此，当基于第二ecc解码的结果产生的校正子与第二类型错误模式pep2匹配时，ecc解码器440确定主数据dq包括第二类型不可纠正错误。
149.此外，因为第一类型错误模式pep1与第二类型错误模式pep2彼此不同，所以在正常读取操作或擦除操作中，ecc解码器440可以基于通过第二ecc解码获得的校正子来识别在读取的码字中检测到的不可纠正错误的类型。当读取的码字包括第一类型不可纠正错误时，校正子与第一类型错误模式pep1匹配。当读取的码字包括第二类型不可纠正错误时，校正子与第二类型错误模式pep2匹配。ecc解码器440可以基于通过第二ecc解码获得的校正子来识别在读取的码字中检测到的不可纠正错误的类型。
150.图17示出了图5的管芯上ecc引擎中的主数据的解码状态标志和错误状态。
151.在图17中，假定解码状态标志dsf包括两个位。
152.参考图17，当解码状态标志dsf对应于“00”时，解码状态标志dsf指示主数据dq没有错误，对应于“ne”。当解码状态标志dsf对应于“01”时，解码状态标志dsf指示主数据dq包括可纠正错误，对应于“ce”。当解码状态标志dsf对应于“11”时，解码状态标志dsf指示主数据dq包括第一类型不可纠正错误，对应于“lue”。当解码状态标志dsf对应于“10”时，解码状态标志dsf指示主数据dq包括第二类型不可纠正错误，对应于“due”。
153.在图7中，解码状态标志产生器480基于校正子sdr和错误位置信号eps识别主数据dq中的错误类型，并且可以基于识别的类型确定解码状态标志dsf的逻辑电平。
154.图18示出了图3的半导体存储器件执行正常写入操作。
155.参考图3、图5和图18，当命令cmd是正常写入命令时，链路ecc解码器296从存储器控制器100接收包括主数据dq和链路奇偶校验数据lprt的第一码字cw1。在图18中，假设主数据dq包括第一错误位er1和第二错误位er2。
156.链路ecc解码器296基于链路奇偶校验数据lprt对主数据dq执行第一ecc解码521以将主数据dq提供给ecc编码器420。因为主数据dq包括第一错误位er1和第二错误位er2并且链路ecc解码器296使用secded码，所以链路ecc解码器296激活指示发生第一类型不可纠正错误的第一错误标志ef1。
157.ecc编码器420对主数据dq执行ecc编码522以产生第二奇偶校验数据prt2，并且将包括主数据dq和第二奇偶校验数据prt2的第二码字cw2提供给错误数据产生器430。
158.因为第一错误标志ef1被激活，所以错误数据产生器430通过将第一类型错误模式应用于第二码字cw2来产生第三奇偶校验数据prt31，如附图标记523所指示，并且将包括主数据dq和第三奇偶校验数据prt31的第三码字cw31提供给i/o选通电路290。如附图标记524所指示，i/o选通电路290将第三码字cw31写入第一存储体阵列310的目标页面tpg。
159.图19示出了图3的半导体存储器件执行掩码写入操作。
160.参考图3、图5和图19，当命令cmd是掩码写入命令时，从第一存储体阵列310中的页面的子页面读取包括64位的第一数据子单元511、64位的第二数据子单元513和8位的奇偶校验数据op的第一码字单元rcw，并且将第一码字单元rcw提供给ecc解码器440，如附图标记531所指示。为了讨论起见，假设第二数据子单元513可能包括错误位er。
161.ecc解码器440对第一码字单元rcw执行ecc解码，纠正第二数据子单元513中的错
误位er，并且将纠正的第二数据子单元513’提供给ecc编码器420，如附图标记532所指示。
162.ecc编码器420还接收64位的写主数据dq和数据掩码信号dm，基于写主数据dq、数据掩码信号dm和纠正的第二数据子单元513’来执行ecc编码以产生第二奇偶校验数据prt2，并且将包括写主数据dq、纠正的第二数据子单元513
′
和第二奇偶校验数据prt2的修改码字mcw提供给i/o选通电路290，如附图标记533所指示。当ecc编码器420产生第二奇偶校验数据prt2时，因为与第二子单元513相对应的存储位置不同于写主数据dq要写入的存储位置，所以ecc编码器420基于校正子数据sdr和数据掩码信号dm来修改第二奇偶校验数据prt2。
163.i/o选通电路290将写主数据dq、纠正的第二数据子单元513
′
和第二奇偶校验数据prt2写入目标页面的子页面，如附图标记534所示。
164.图20示出了图3的半导体存储器件执行掩码写入操作。
165.参考图3、图5和图20，当命令cmd是掩码写入命令时，从第一存储体阵列310中的页面的子页面读取包括64位的第一数据子单元511、64位的第二数据子单元513和8位的奇偶校验数据op的第一码字单元rcw，并且将第一码字单元rcw提供给ecc解码器440，如附图标记541所指示。第一数据子单元511包括错误位er1，并且第二数据子单元513可以包括错误位er2。
166.ecc解码器440对第一码字单元rcw执行ecc解码，并且将第一码字单元rcw提供给ecc编码器420。因为第一码字单元rcw包括不可纠正错误，如附图标记542所指示，ecc解码器440激活第二错误标志ef2，并且将指示发生第二类型不可纠正错误的第二错误标志ef2提供给错误数据产生器430。
167.ecc编码器420还接收64位的写主数据dq和数据掩码信号dm，基于写主数据dq、数据掩码信号dm和第二数据子单元513来执行ecc编码以产生第二奇偶校验数据prt2，并且将包括写主数据dq、第二数据子单元513和第二奇偶校验数据prt2的修改码字mcw提供给错误数据产生器430，如附图标记543所指示。
168.因为预存储在目标页面中的第一码字单元rcw包括第二类型不可纠正错误，所以错误数据产生器430通过将第二类型错误模式应用于第二码字cw2来产生第三奇偶校验数据prt32，如附图标记544所指示，并且将包括主数据dq1和第三奇偶校验数据prt32的第三码字cw32提供给i/o选通电路290，如附图标记544所指示。i/o选通电路290将第三码字cw32写入第一存储体阵列310的目标页面tpg，如附图标记545所示。
169.图21和图22分别示出了根据示例实施例的图5的管芯上ecc引擎中的错误数据产生器的操作。
170.参考图5和图21，当主数据dq包括第一类型不可纠正错误时，寄存器435将第一类型错误模式pep1提供给错误数据产生器430。错误数据产生器430将第一类型错误模式pep1应用于包括主数据dq和第二奇偶校验数据prt2的第二码字cw2以产生包括主数据dq和第三奇偶校验数据prt31的第三码字cw31，并将第三码字cw31存储在第一存储体阵列310的目标页面tpg31中。
171.参考图5和图22，当主数据dq包括第二类型不可纠正错误时，寄存器435将第二类型错误模式pep2提供给错误数据产生器430。错误数据产生器430将第二类型错误模式pep2应用于包括主数据dq和第二奇偶校验数据prt2的第二码字cw2以产生包括主数据dq和第三
奇偶校验数据prt32的第三码字cw32，并将第三码字cw32存储在第一存储体阵列310的目标页面tpg32中。
172.图23是示出了操作半导体存储器件的方法的流程图，并且图24是示出了操作半导体存储器件的方法的序列图。
173.参考图1至图24，存储器控制器100发送包括主数据dq和链路奇偶校验数据lprt的第一码字cw1。
174.半导体存储器件200中的链路ecc引擎295接收第一码字cw1(操作s110)。
175.链路ecc引擎295基于第一ecc ecc1对第一码字cw1执行第一ecc解码，以纠正主数据dq中的错误，并且产生当检测到第一类型不可纠正错误时被激活的第一错误标志ef1(操作s120)。
176.管芯上ecc引擎400中的ecc编码器420基于第二ecc ecc2对主数据dq执行第一ecc编码以产生包括主数据dq和第二奇偶校验数据prt2的第二码字cw2(操作s130)。
177.管芯上ecc引擎400中的错误数据产生器430通过基于第一类型不可纠正错误和与目标页面中存储的数据相关联的第二类型不可纠正错误之一将不同的错误模式应用于第二奇偶校验数据prt2来产生第三奇偶校验数据prt3(操作s140)。
178.错误数据产生器430将包括主数据dq和第三奇偶校验数据prt3的第三码字cw3存储在目标页面中(操作s150)。
179.管芯上ecc引擎400中的ecc解码器440从存储单元阵列300的目标页面读取第三码字cw3(操作s160)。
180.ecc解码器440基于第二ecc ecc2对第三码字cw3执行第二ecc解码以产生校正子sdr(操作s170)。
181.ecc解码器440基于校正子sdr识别不可纠正错误的类型并产生解码状态标志dsf(操作s180)。例如，当校正子sdr与第一类型错误模式pep1匹配时，ecc解码器440确定发生第一类型不可纠正错误。当校正子sdr与第二类型错误模式pep2匹配时，ecc解码器440确定发生第二类型不可纠正错误。
182.链路ecc引擎295基于第一ecc ecc1对主数据dq执行第一ecc编码以产生链路奇偶校验数据lprt。半导体存储器件200将解码状态标志dsf以及包括主数据dq和链路奇偶校验数据lprt的第一码字cw1发送到存储器控制器100(操作s190)。
183.图25是示出了根据示例实施例的存储器系统的框图。
184.参考图25，存储器系统10a可以包括存储器控制器100a和半导体存储器件200c。
185.存储器控制器100a可以控制存储器系统10a的整体操作，并且可以控制外部主机与半导体存储器件200c之间的数据交换。
186.存储器控制器100a可以将命令cmd和地址addr发送到半导体存储器件200c并且可以与半导体存储器件200c交换数据dq。数据dq可以对应于正常数据或中毒数据。存储器控制器100a可以在写入操作中将中毒数据发送到半导体存储器件200c。中毒数据可以指包括错误(或发生错误的位)的数据。
187.存储器控制器100a可以将指示数据dq是否与中毒数据相对应的中毒标志pf1发送到半导体存储器件200c。半导体存储器件200c可以在读取操作中将中毒数据发送到存储器控制器100a。从存储器控制器100a发送中毒数据，并将中毒数据写入存储单元阵列300。例
如，在写入操作中，半导体存储器件200c接收中毒数据并将中毒数据写入存储单元阵列300。半导体存储器件200c在读取操作中从存储单元阵列300读取中毒数据并将中毒数据发送到存储器控制器100a。半导体存储器件200c可以将指示发送到存储器控制器100a的数据dq是否与中毒数据相对应的中毒标志pf2发送到存储器控制器100a。中毒数据可以指由存储器控制器100a产生的包括错误的数据。
188.存储器控制器100a可以包括控制存储器控制器100a的整体操作的cpu 110。
189.半导体存储器件200c可以包括管芯上ecc引擎400a和存储单元阵列300。
190.管芯上ecc引擎400a可以接收数据dq和中毒标志pf1，并且可以基于命令cmd对存储单元阵列300的目标页面执行正常写入操作和掩码写入操作之一。
191.当命令cmd指定正常写入操作并且中毒标志pf1指示数据dq对应于中毒数据时，管芯上ecc引擎400a可以对中毒数据dq执行ecc编码以产生包括中毒数据dq和第一奇偶校验数据的第一码字，可以通过将第一类型错误模式应用于第一码字来产生包括不可纠正错误的第二码字，并且可以将第二码字写入存储单元阵列300的目标页面。第一类型错误模式可以是指示第二码字中的不可纠正错误是由于中毒数据dq引起的错误模式。管芯上ecc引擎400a通过反转(翻转)第一奇偶校验数据的至少一个位，或通过反转第一码字的至少一个位将第一类型错误模式应用于第一码字以产生第二码字。
192.当命令cmd指定掩码写入操作时，管芯上ecc引擎400a可以对预存储在目标页面中的码字执行ecc解码。
193.当管芯上ecc引擎400a基于ecc解码的结果检测到预存储码字中的不可纠正错误时，管芯上ecc引擎400a产生指示在预存储码字中检测到不可纠正错误的错误标志，对数据dq执行ecc编码以产生第一奇偶校验数据，通过基于错误标志将与第一错误模式不同的第二错误模式应用于包括数据dq和第一奇偶校验数据的第一码字来产生包括数据dq和第二奇偶校验数据的第二码字，并且将第二码字提供给目标页面。
194.当命令cmd指定掩码写入操作并且中毒标志pf1指示数据dq对应于中毒数据时，管芯上ecc引擎400a可以对中毒数据dq执行ecc编码以产生包括中毒数据dq和第一奇偶校验数据的第一码字，可以通过将第一类型错误模式应用于第一码字来产生包括不可纠正错误的第二码字，并且可以将第二码字写入存储单元阵列300的目标页面。
195.当命令cmd指定读取操作时，管芯上ecc引擎400a从目标页面读取第二码字，对第二码字执行ecc解码以产生校正子，检测第二码字中的不可纠正错误，并且基于校正子确定不可纠正错误是否与目标页面中的中毒数据或存储单元相关联。当不可纠正错误与中毒数据相关联时，半导体存储器件200c可以向存储器控制器100a发送指示要发送到存储器控制器100a的数据dq与中毒数据相对应的中毒标志pf2。
196.半导体存储器件200c可以具有与图3的半导体存储器件200a或图10的半导体存储器件200b类似的配置。
197.半导体存储器件200c可以不包括图3的半导体存储器件200a或图10的半导体存储器件200b中的链路ecc引擎295。
198.图26a是示出了根据示例实施例的图25的半导体存储器件中的管芯上ecc引擎的框图。
199.图26a示出了管芯上ecc引擎400a在写入操作中的操作。
200.参考图26a，管芯上ecc引擎400a可以包括ecc存储器410a、ecc编码器420a、ecc解码器440a、解复用器425a、错误数据产生器430a、寄存器435a和选择信号产生器417a。
201.ecc存储器410a可以存储第二ecc ecc2。ecc编码器420a和ecc解码器440a可以连接到ecc存储器410a。第二ecc ecc2可以是用于纠正一个错误位的sec码、或secded码。
202.在正常写入操作中，ecc编码器420a可以通过使用第二ecc ecc2对主数据dq执行ecc编码以产生第一奇偶校验数据prt4，并且可以将包括主数据dq和第一奇偶校验数据prt4的第一码字cw4提供给解复用器425a。
203.解复用器425a可以基于中毒标志pf1将第一码字cw4提供给目标页面和错误数据产生器430a之一。响应于中毒标志pf1指示数据dq不与中毒数据相对应，解复用器425a将第一码字cw4提供给目标页面。响应于中毒标志pf1指示数据dq与中毒数据相对应，解复用器425将第一码字cw4提供给错误数据产生器430a。
204.当数据dq对应于中毒数据时，错误数据产生器430a可以将来自寄存器435a的第一类型错误模式pep1应用于第一奇偶校验数据prt4以产生第二奇偶校验数据prt5，可以通过用第二奇偶校验数据prt5替换第一奇偶校验数据prt4来产生第二码字cw5，并且可以将包括数据dq和第二奇偶校验数据prt5的第二码字cw5提供给目标页面。
205.在掩码写入操作中，ecc解码器440a可以从目标页面接收预存储码字rcw1，并且可以通过使用第二ecc ecc2对预存储码字rcw1执行ecc解码。当预存储码字rcw1包括可纠正错误时，ecc解码器440a可以纠正预存储码字rcw1中的可纠正错误，并且可以将选择性纠正的数据sdq1提供给ecc编码器420a。当预存储码字rcw1包括不可纠正错误时，ecc解码器440a可以产生错误标志ef3，并且可以将错误标志ef3提供给选择信号产生器417a。
206.在掩码写入操作中，ecc编码器420a可以基于主数据dq和选择性纠正的数据sdq1产生第一奇偶校验数据prt4，并且可以将包括数据dq和第一奇偶校验数据prt4的第一码字cw4提供给解复用器425a。
207.选择信号发生器417a可以基于中毒标志pf1和错误标志ef3产生选择信号ss21，并且可以将该选择信号ss21提供给寄存器435a。
208.寄存器435a可以存储第一类型错误模式pep1和第二类型错误模式pep2，并且可以基于选择信号ss21将第一类型错误模式pep1和第二类型错误模式pep2之一提供给错误数据产生器430a。
209.当中毒标志pf1指示数据dq对应于中毒数据或者错误标志ef3指示预存储码字rcw1包括中毒数据时，寄存器435a可以响应于选择信号ss21将第一类型错误模式pep1提供给错误数据产生器430a。当错误标志ef3指示预存储码字rcw1不对应于中毒数据并且包括不可纠正错误时，寄存器435a可以响应于选择信号ss21将第二类型错误模式pep2提供给错误数据产生器430a。
210.错误数据产生器430a可以将第一类型错误模式pep1和第二类型错误模式pep2之一应用于第一奇偶校验数据prt4以产生第二奇偶校验数据prt5，可以用第二奇偶校验数据prt5替换第一奇偶校验数据prt4以将包括数据dq和第二奇偶校验数据prt5的第二码字cw5提供给目标页面。在掩码写入操作中，当错误标志ef3指示预存储码字rcw1包括中毒数据时，错误数据产生器430a可以将第一类型错误模式pep1应用于第一码字cw4以产生第二码字cw5。在掩码写入操作中，当错误标志ef3指示预存储码字rcw1不对应于中毒数据并且包
括不可纠正错误时，错误数据产生器430a可以将第二类型错误模式pep2应用于第一码字cw4以产生第二码字cw5。
211.图26b示出了图26a的管芯上ecc引擎在读取操作或擦除操作中的操作。
212.在读取操作中，ecc解码器440a可以通过使用第二ecc ecc2对读取的码字(第一码字cw4或第二码字cw5)执行ecc解码，可以恢复数据dq以将数据dq发送到存储器控制器100a，并且可以产生指示数据dq是否与中毒数据相对应的中毒标志pf2。
213.在擦除(错误检查和擦除)操作中，ecc解码器440a可以通过使用第二ecc ecc2对读取的码字(第一码字cw4或第二码字cw5)执行ecc解码，可以纠正读取的码字中的可纠正错误，可以将选择性纠正的数据sdq2提供给ecc编码器420a，可以产生指示ecc解码结果的错误标志ef3，当读取的码字包括中毒数据或不可纠正错误时可以产生错误标志ef4，并且可以将错误标志ef4提供给解复用器425a。
214.在擦除操作中，ecc编码器420a可以基于主数据dq和选择性纠正的数据sdq2产生第一奇偶校验数据prt4，并且可以将包括数据dq和第一奇偶校验数据prt4的第一码字cw4提供给解复用器425a。
215.响应于错误标志ef4指示选择性纠正的数据sdq2不包括中毒数据或不可纠正错误，解复用器425a将第一码字cw4提供给目标页面。响应于错误标志ef4指示选择性纠正的数据sdq2包括中毒数据或不可纠正错误，解复用器425a将第一码字cw4提供给错误数据产生器430a。
216.当选择性纠正的数据sdq2是中毒数据时，错误数据产生器430a可以将第一类型错误模式pep1应用于第一码字cw4以产生第二码字cw5。当选择性纠正的数据sdq2不包括中毒数据并且包括不可纠正错误时，错误数据产生器430a可以将第二类型错误模式pep2应用于第一码字cw4以产生第二码字cw5。
217.在示例实施例中，当选择性纠正的数据sdq2包括中毒数据时，管芯上ecc引擎400a可以在擦除操作中不包括与目标页面相关联的错误计数中的错误位。另外，当选择性纠正的数据sdq2包括中毒数据时，管芯上ecc引擎400a可以在擦除操作中跳过在目标页面中写入纠正的数据。
218.图27是示出了根据示例实施例的存储器系统的框图。
219.参考图27，存储器系统10b可以包括存储器控制器100b和半导体存储器件200d。
220.存储器控制器100b可以控制存储器系统10b的整体操作，并且可以控制外部主机与半导体存储器件200d之间的数据交换。
221.存储器控制器100b可以将命令cmd和地址addr发送到半导体存储器件200d并且可以与半导体存储器件200d交换数据dq。数据dq可以对应于正常数据或中毒数据。存储器控制器100b可以将中毒数据发送到半导体存储器件200d。中毒数据可以与包括错误(或发生错误的位)的数据相对应。
222.存储器控制器100b可以将指示数据dq是否与中毒数据相对应的中毒标志pf1发送到半导体存储器件200d。半导体存储器件200d可以将中毒数据发送到存储器控制器100b。从存储器控制器100b发送中毒数据，并将中毒数据写入存储单元阵列300。
223.例如，在写入操作中，半导体存储器件200d接收中毒数据并将中毒数据写入存储单元阵列300。半导体存储器件200d在读取操作中从存储单元阵列300读取中毒数据并将中
毒数据发送到存储器控制器100b。半导体存储器件200d可以将解码状态标志dsf1和中毒标志pf2发送到存储器控制器100b。中毒标志pf2指示发送到存储器控制器的数据dq是否是中毒数据。解码状态标志dsf1指示数据dq是否包括不可纠正错误。半导体存储器件200d可以通过错误检测码(edc)引脚将解码状态标志dsf1和中毒标志pf2发送到存储器控制器100b。
224.例如，当解码状态标志dsf1具有第一逻辑电平(逻辑高电平)时，解码状态标志dsf1指示数据dq包括不可纠正错误，并且当中毒标志pf2具有第一逻辑电平时，中毒标志pf2指示数据dq对应于中毒数据。当解码状态标志dsf1具有第一逻辑电平并且中毒标志pf2具有第二逻辑电平(逻辑低电平)时，目标页面中的存储单元可能具有不可纠正错误。
225.存储器控制器100b可以包括用以控制存储器控制器100b的整体操作的cpu 110。
226.半导体存储器件200d可以包括管芯上ecc引擎400b和存储单元阵列300。
227.在响应于命令cmd而对存储单元阵列300的目标页面执行的正常写入操作和掩码写入操作之一中，管芯上ecc引擎400b可以接收数据dq并且可以对接收的数据dq执行ecc操作。
228.当命令cmd指定正常写入操作并且中毒标志pf1指示数据dq对应于中毒数据时，管芯上ecc引擎400b可以对中毒数据dq执行ecc编码以产生包括中毒数据dq和第一奇偶校验数据的第一码字，可以通过将第一类型错误模式应用于第一码字来产生包括不可纠正错误的第二码字，并且可以将第二码字写入存储单元阵列300的目标页面。第一类型错误模式可以是指示第二码字的数据dq是中毒数据的错误模式。管芯上ecc引擎400b通过反转(翻转)第一奇偶校验数据的至少一个位，或通过反转第一码字的至少一个位将第一类型错误模式应用于第一码字以产生第二码字。
229.当命令cmd指定掩码写入操作时，管芯上ecc引擎400b可以对预存储在目标页面中的码字执行ecc解码。
230.当管芯上ecc引擎400b基于ecc解码的结果检测到预存储码字中的不可纠正错误时，管芯上ecc引擎400b产生指示在预存储码字中检测到不可纠正错误的错误标志，对数据dq执行ecc编码以产生第一奇偶校验数据，通过基于错误标志将与第一错误模式不同的第二错误模式应用于包括数据dq和第一奇偶校验数据的第一码字来产生包括数据dq和第二奇偶校验数据的第二码字，并且将第二码字提供给目标页面。
231.当命令cmd指定掩码写入操作并且中毒标志pf1指示数据dq是中毒数据时，管芯上ecc引擎400b可以对中毒数据dq执行ecc编码以产生包括中毒数据dq和第一奇偶校验数据的第一码字，可以通过将第一类型错误模式应用于第一码字来产生包括不可纠正错误的第二码字，并且可以将第二码字写入存储单元阵列300的目标页面。
232.当命令cmd指定读取操作时，管芯上ecc引擎400b从目标页面读取第二码字，对第二码字执行ecc解码以恢复数据dq，当在第二码字中检测到不可纠正错误时激活解码状态标志dsf1，当在第二码字中检测到的错误与中毒数据相关联时激活中毒标志pf2，将数据dq、中毒标志pf2和解码状态标志dsf1发送到存储器控制器100b。
233.图27中的半导体存储器件200d可以具有与图3的半导体存储器件200a或图10的半导体存储器件200b类似的配置。
234.图27中的半导体存储器件200d可以不包括图3的半导体存储器件200a或图10的半导体存储器件200b中的链路ecc引擎295。
235.图28a是示出了根据示例实施例的图27的半导体存储器件中的管芯上ecc引擎的框图。
236.图28a示出了管芯上ecc引擎400b在写入操作中的操作。
237.参考图28a，管芯上ecc引擎400b可以包括ecc存储器410a、ecc编码器420b、ecc解码器440b、解复用器425a、错误数据产生器430a、寄存器435a和选择信号产生器417b。
238.ecc存储器410a可以存储第二ecc ecc2，并且ecc编码器420b和ecc解码器440b可以连接到ecc存储器410a。第二ecc ecc2可以是用于纠正一个错误位的sec码、或secded码。
239.在正常写入操作中，ecc编码器420b可以通过使用第二ecc ecc2对主数据dq执行ecc编码以产生第一奇偶校验数据prt4，并且可以将包括主数据dq和第一奇偶校验数据prt4的第一码字cw4提供给解复用器425a。
240.解复用器425a可以基于中毒标志pf1将第一码字cw4提供给目标页面和错误数据产生器430a之一。响应于中毒标志pf1指示数据dq不与中毒数据相对应，解复用器425a将第一码字cw4提供给目标页面。响应于中毒标志pf1指示数据dq是中毒数据，解复用器425将第一码字cw4提供给错误数据产生器430a。
241.当数据dq是中毒数据时，错误数据产生器430a可以将来自寄存器435a的第一类型错误模式pep1应用于第一奇偶校验数据prt4以产生第二奇偶校验数据prt5，可以通过用第二奇偶校验数据prt5替换第一奇偶校验数据prt4来产生第二码字cw5，并且可以将包括数据dq和第二奇偶校验数据prt5的第二码字cw5提供给目标页面。
242.在掩码写入操作中，ecc解码器440b可以从目标页面接收预存储码字rcw1，可以通过使用第二ecc ecc2对预存储码字rcw1执行ecc解码，可以纠正预存储码字rcw1中的可纠正错误，可以将选择性纠正的数据sdq1提供给ecc编码器420b，当预存储码字rcwi是中毒数据或者可能包括不可纠正错误时可以产生错误标志ef3，并且可以将错误标志ef3提供给选择信号发生器417b。
243.在掩码写入操作中，ecc编码器420b可以基于主数据dq和选择性纠正的数据sdq1来产生第一奇偶校验数据prt4，并且可以将包括数据dq和第一奇偶校验数据prt4的第一码字cw4提供给解复用器425a。
244.选择信号发生器417b可以基于中毒标志pf1和错误标志ef3来产生选择信号ss22，并且可以将该选择信号ss22提供给寄存器435a。
245.寄存器435a可以存储第一类型错误模式pep1和第二类型错误模式pep2，并且可以基于选择信号ss22将第一类型错误模式pep1和第二类型错误模式pep2之一提供给错误数据产生器430a。
246.当中毒标志pf1指示数据dq与由存储器控制器100产生的或在正被发送期间产生的中毒数据相对应，或者错误标志ef3指示预存储码字rcw1包括中毒数据时，寄存器435a可以响应于选择信号ss22将第一类型错误模式pep1提供给错误数据产生器430a。当错误标志ef3指示预存储码字rcw1不对应于中毒数据但包括不可纠正错误时，寄存器435a可以响应于选择信号ss22将第二类型错误模式pep2提供给错误数据产生器430a。
247.错误数据产生器430a可以将第一类型错误模式pep1和第二类型错误模式pep2之一应用于第一奇偶校验数据prt4以产生第二奇偶校验数据prt5，可以用第二奇偶校验数据prt5替换第一奇偶校验数据prt4以将包括数据dq和第二奇偶校验数据prt5的第二码字cw5
提供给目标页面。在掩码写入操作中，当错误标志ef3指示预存储码字rcw1包括中毒数据时，错误数据产生器430a可以将第一类型错误模式pep1应用于第一码字cw4以产生第二码字cw5。在掩码写入操作中，当错误标志ef3指示预存储码字rcw1不对应于中毒数据但包括不可纠正错误时，错误数据产生器430a可以将第二类型错误模式pep2应用于第一码字cw4以产生第二码字cw5。
248.图28b示出了图28a的管芯上ecc引擎在读取操作或擦除操作中的操作。
249.在读取操作中，ecc解码器440b可以通过使用第二ecc ecc2对读取的码字(第一码字cw4或第二码字cw5)执行ecc解码，可以恢复数据dq以将数据dq发送到存储器控制器100b，可以产生指示数据dq是否与中毒数据相对应的中毒标志pf2，并且可以产生指示数据dq是否包括不可纠正错误的解码状态标志dsf1。
250.在擦除(错误检查和擦除)操作中，ecc解码器440b可以通过使用第二ecc ecc2对读取的码字(第一码字cw4或第二码字cw5)执行ecc解码，可以纠正读取的码字中的可纠正错误，可以将选择性纠正的数据sdq2提供给ecc编码器420b，可以产生指示ecc解码结果的错误标志ef3，当读取的码字包括中毒数据或不可纠正错误时可以产生错误标志ef4，并且可以将错误标志ef4提供给解复用器425a。
251.在擦除操作中，ecc编码器420b可以基于主数据dq和选择性纠正的数据sdq2产生第一奇偶校验数据prt4，并且可以将包括数据dq和第一奇偶校验数据prt4的第一码字cw4提供给解复用器425a。
252.响应于错误标志ef4指示选择性纠正的数据sdq2不包括中毒数据或不可纠正错误，解复用器425a将第一码字cw4提供给目标页面。响应于错误标志ef4指示选择性纠正的数据sdq2包括中毒数据或不可纠正错误，解复用器425a将第一码字cw4提供给错误数据产生器430a。
253.当选择性纠正的数据sdq2包括中毒数据时，错误数据产生器430a可以将第一类型错误模式pep1应用于第一码字cw4以产生第二码字cw5。当选择性纠正的数据sdq2不包括中毒数据并且包括不可纠正错误时，错误数据产生器430a可以将第二类型错误模式pep2应用于第一码字cw4以产生第二码字cw5。
254.在示例实施例中，当选择性纠正的数据sdq2包括中毒数据时，管芯上ecc引擎400b可以在擦除操作中，在对目标页面的错误位进行计数时不对由中毒数据引起的错误位进行计数。另外，当选择性纠正的数据sdq2包括中毒数据时，管芯上ecc引擎400b可以在擦除操作中跳过在目标页面中写入纠正的数据。
255.图29是示出了根据示例实施例的半导体存储器件的框图。
256.参考图29，半导体存储器件600可以包括缓冲管芯610以及在堆叠芯片结构中提供软错误分析和纠正功能的多个管芯620。在一些实施例中，可以提供多个缓冲管芯610。
257.多个管芯620可以包括堆叠在缓冲管芯610上并且通过多条硅通孔(tsv)线传送数据的存储器管芯620-1至620-u(u是大于2的自然数)。
258.存储器管芯620-1至620-u中的每一个可以包括单元核心622和管芯上ecc引擎624，并且单元核心622可以包括与多条字线和多条位线耦接的多个易失性存储单元。
259.管芯上ecc引擎624可以采用图5的管芯上ecc引擎400。
260.因此，在存储操作中，管芯上ecc引擎624可以接收主数据和目标页面中预存储的
码字中的至少一个，可以通过将不同的错误模式应用于与从外部提供的主数据相关联的第一类型不可纠正错误和与预存储码字相关联的第二类型不可纠正错误来产生第三奇偶校验数据。
261.此外，管芯上ecc引擎624可以基于与不同错误模式匹配的校正子来识别不可纠正错误的类型。
262.缓冲管芯610可以包括链路ecc引擎614和通孔ecc引擎612，该通孔ecc引擎612在从通过tsv线接收的发送数据中检测到发送错误时使用发送奇偶校验位来纠正发送错误并且产生纠错数据。
263.链路ecc引擎614可以采用图5中的链路ecc引擎295，并且可以对从外部接收的包括主数据和链路奇偶校验数据的第一码字执行第一ecc解码，并且可以产生当主数据包括第一类型不可纠正错误时被激活的第一错误标志。
264.半导体存储器件600可以是堆叠芯片型存储器件或通过tsv线传送数据和控制信号的堆叠式存储器件。tsv线也可以称为贯通电极。
265.发送数据处发生的发送错误可能是由tsv线处发生的噪声引起的。由于因tsv线处发生的噪声引起的数据故障可以与因存储器管芯的错误操作引起的数据故障区分开，因此可以将其视为软数据故障(或软错误)。软数据故障可能由发送路径上的发送故障产生，并且可以通过ecc操作检测和补救。
266.根据以上描述，形成在一个存储器管芯620-u处的数据tsv线组632可以包括tsv线l1至lu，并且奇偶校验tsv线组634可以包括tsv线l10至lv。
267.数据tsv线组632的tsv线l1至lu和奇偶校验tsv线组634的奇偶校验tsv线l10至lv可以连接到在存储器管芯620-1至620-u之间相应地形成的微凸块mcb。
268.存储器管芯620-1至620-u中的每一个可以包括dram单元，每个dram单元包括至少一个存取晶体管和一个存储电容器。
269.半导体存储器件600可以具有用以通过数据总线b10与存储器控制器进行通信的三维(3d)芯片结构或2.5d芯片结构。至少一个缓冲管芯610可以通过数据总线b10与存储器控制器连接。
270.通孔ecc引擎612可以基于通过奇偶校验tsv线组634接收的发送奇偶校验位，确定通过数据tsv线组632接收的发送数据处是否发生了发送错误。
271.当检测到发送错误时，通孔ecc引擎612可以使用发送奇偶校验位来纠正发送数据上的发送错误。当发送错误不可纠正时，通孔ecc引擎612可以输出指示发生了不可纠正的数据错误的信息。
272.图30是示出了根据示例实施例的包括堆叠存储器件的半导体封装的图。
273.参考图30，半导体封装900可以包括一个或多个堆叠的存储器件910和gpu 920(图形处理单元)，并且gpu 920包括存储器控制器925。
274.堆叠存储器件910和gpu 920可以安装在内插器930上，并且其上安装有堆叠存储器件910和gpu 920的内插器930可以安装在封装衬底940上。封装衬底940可以安装在焊球950上。存储器控制器925可以采用图1中的存储器控制器100。
275.堆叠存储器件910中的每个可以以各种形式实现，并且可以是堆叠了多个层的高带宽存储器(hbm)形式的存储器件。因此，堆叠存储器件910中的每个可以包括缓冲管芯和
多个存储器管芯，并且多个存储器管芯中的每一个可以包括存储单元阵列和管芯上ecc引擎。
276.可以在内插器930上安装多个堆叠存储器件910，并且gpu 920可以与多个堆叠存储器件910通信。例如，堆叠存储器件910和gpu920中的每一个可以包括物理区，并且可以通过物理区在堆叠存储器件910和gpu 920之间执行通信。
277.如上所述，在根据示例实施例的半导体存储器件中，管芯上ecc引擎可以接收主数据和目标页面中预存储的码字中的至少一个，可以通过将不同的错误模式应用于与从外部提供的主数据相关联的第一类型不可纠正错误和与预存储码字相关联的第二类型不可纠正错误来产生第三奇偶校验数据。此外，管芯上ecc引擎可以基于与不同错误模式匹配的校正子来识别不可纠正错误的类型。
278.本公开可以应用于采用ecc的半导体存储器件和存储器系统。
279.前述内容是对示例实施例的说明，而不应被解释为对其的限制。尽管已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本公开的新颖教导和优点的前提下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在包括在如权利要求中限定的本公开的范围内。

技术特征：

1.一种半导体存储器件，包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码ecc引擎，被配置为：接收从存储器控制器接收的第一码字，其中所述第一码字包括主数据和第一奇偶校验数据；以及对所述第一码字执行第一ecc解码，以从所述第一码字产生所述主数据并基于所述第一ecc解码的结果产生第一错误标志，其中所述第一错误标志响应于所述第一码字包括第一类型不可纠正错误而被激活，所述第一类型不可纠正错误在所述第一码字正从所述存储器控制器向所述半导体存储器件发送的时间期间发生；以及管芯上ecc引擎，被配置为：从所述链路ecc引擎接收所述主数据；对从所述链路ecc引擎接收的所述主数据执行第一ecc编码，以产生第二奇偶校验数据；产生包括所述主数据和所述第二奇偶校验数据的第二码字；以及响应于所述第一错误标志，向所述存储单元阵列的第一目标页面提供所述第二码字和第三码字之一，其中，响应于所述第一错误标志被去激活，所述管芯上ecc引擎将所述第二码字提供给所述存储单元阵列的所述第一目标页面，以及其中，响应于所述第一错误标志被激活，所述管芯上ecc引擎通过基于与所述第一类型不可纠正错误相关联的第一类型错误模式改变所述第二码字的位中的至少一个位来产生所述第三码字，并且将所述第三码字提供给所述存储单元阵列的所述第一目标页面。2.根据权利要求1所述的半导体存储器件，其中，所述链路ecc引擎包括链路ecc解码器，所述链路ecc解码器被配置为：使用第一ecc对所述第一码字执行所述第一ecc解码；以及响应于所述第一码字包括所述第一类型不可纠正错误，激活所述第一错误标志。3.根据权利要求1所述的半导体存储器件，其中，所述管芯上ecc引擎包括：ecc编码器，被配置为使用第二ecc对从所述链路ecc引擎接收的所述主数据执行所述第一ecc编码，以产生所述第二码字；错误数据产生器，被配置为响应于错误模式信号，通过将所述第二奇偶校验数据替换为与所述第一类型不可纠正错误相关联的第三奇偶校验数据来产生所述第三码字，或者通过将所述第一类型错误模式应用于所述第二码字来产生所述第三码字；以及解复用器，被配置为响应于所述第一错误标志将所述第二码字提供给所述错误数据产生器和所述第一目标页面之一。4.根据权利要求3所述的半导体存储器件，其中，所述错误数据产生器被配置为：响应于所述错误模式信号的第一错误模式信号，通过将所述第一类型错误模式应用于从所述解复用器接收的所述第二码字来产生所述第三码字，所述第一错误模式信号指示所述第一码字的所述主数据包括所述第一类型不可纠正错误，并且所述第一类型错误模式标识所述第一类型不可纠正错误。
5.根据权利要求4所述的半导体存储器件，其中，所述管芯上ecc引擎还包括ecc解码器，所述ecc解码器被配置为：当所述半导体存储器件正执行掩码写入操作和擦除操作之一时，对预存储在第二目标页面中的码字执行ecc解码；以及产生响应于预存储码字包括第二类型不可纠正错误而被激活的第二错误标志，所述第二类型不可纠正错误发生在存储所述预存储码字的所述第二目标页面中的存储单元中，其中，所述错误数据产生器被配置为：从所述解复用器接收所述第二码字；以及响应于所述错误模式信号的第二错误模式信号，通过将第二类型错误模式应用于所述第二码字来产生所述第三码字，以及其中，所述第二错误模式信号指示所述预存储码字包括所述第二类型不可纠正错误，并且所述第二类型错误模式不同于所述第一类型错误模式并标识所述第二类型不可纠正错误。6.根据权利要求5所述的半导体存储器件，其中，所述管芯上ecc引擎还包括：选择信号发生器，被配置为基于所述第一错误标志和所述第二错误标志来产生第一选择信号和第二选择信号；第二解复用器，与所述错误数据产生器和所述存储单元阵列连接，其中响应于所述第一选择信号的第一逻辑电平，所述第二解复用器向所述错误数据产生器提供包括所述第一类型不可纠正错误的第二码字，并且响应于所述第一选择信号的第二逻辑电平，所述第二解复用器向所述第一目标页面提供不包括所述第一类型不可纠正错误的第二码字；以及寄存器，被配置为：存储所述第一类型错误模式和所述第二类型错误模式；以及基于所述第二选择信号，向所述错误数据产生器提供指示所述第一码字的所述主数据包括所述第一类型不可纠正错误的所述第一错误模式信号和指示所述预存储码字包括所述第二类型不可纠正错误的所述第二错误模式信号之一。7.根据权利要求5所述的半导体存储器件，其中，所述错误数据产生器被配置为通过对所述第二码字和数据集执行异或运算来产生所述第三码字，以及其中，所述数据集包括默认数据、以及所述第一类型错误模式和所述第二类型错误模式之一，所述默认数据的每个位都为零。8.根据权利要求5所述的半导体存储器件，其中，所述ecc解码器包括：校正子产生电路，被配置为基于所述第二码字和所述第三码字之一产生校正子；以及解码状态标志产生器，被配置为基于所述校正子产生所述第二错误标志和指示所述主数据中的错误状态的解码状态标志。9.根据权利要求8所述的半导体存储器件，其中，所述解码状态标志产生器被配置为：响应于所述校正子与所述第一类型错误模式匹配，产生指示所述第三码字的主数据包括所述第一类型不可纠正错误的解码状态标
志。10.根据权利要求8所述的半导体存储器件，其中，所述解码状态标志产生器被配置为：响应于所述校正子与所述第二类型错误模式匹配，产生指示所述第三码字的主数据包括所述第二类型不可纠正错误的解码状态标志。11.根据权利要求8所述的半导体存储器件，其中，所述解码状态标志产生器被配置为：当所述校正子具有非零值，不匹配所述第一类型错误模式并且不匹配所述第二类型错误模式时，产生指示发生可纠正错误的解码状态标志。12.一种半导体存储器件，包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；链路纠错码ecc引擎，被配置为通过对从存储器控制器接收的包括主数据和第一奇偶校验数据的第一码字执行第一ecc解码来提供所述主数据，并且被配置为基于所述第一ecc解码的结果产生第一错误标志，所述第一错误标志响应于所述第一码字包括第一类型不可纠正错误而被激活，所述第一类型不可纠正错误在所述第一码字正从所述存储器控制器发送的时间期间发生；以及管芯上ecc引擎，被配置为：接收所述主数据和预存储在所述存储单元阵列的第一目标页面中的码字之一；通过对所述主数据执行第一ecc编码来产生第二奇偶校验数据；对预存储码字执行第二ecc解码；产生响应于所述预存储码字包括第二类型不可纠正错误而被激活的第二错误标志，所述第二类型不可纠正错误发生在所述第一目标页面中的存储单元中；响应于第二码字包括可纠正错误或无错误，基于所述第一错误标志和所述第二错误标志，向所述存储单元阵列的第二目标页面提供包括所述主数据和所述第二奇偶校验数据的第二码字；以及响应于所述第二码字与所述第一类型不可纠正错误和所述第二类型不可纠正错误之一相关联，通过基于与所述第一类型不可纠正错误和所述第二类型不可纠正错误相关联的不同错误模式改变所述第二码字的至少一个位来产生第三码字，并将所述第三码字提供给所述第二目标页面。13.根据权利要求12所述的半导体存储器件，其中，所述链路ecc引擎包括链路ecc解码器，所述链路ecc解码器被配置为：使用第一ecc对所述第一码字执行所述第一ecc解码；以及响应于所述第一码字包括所述第一类型不可纠正错误，激活所述第一错误标志。14.根据权利要求12所述的半导体存储器件，其中，所述管芯上ecc引擎包括：ecc解码器，被配置为使用第二ecc对所述预存储码字执行所述第二ecc解码，以产生所述第二错误标志和选择性纠正的数据；ecc编码器，被配置为使用所述第二ecc对所述选择性纠正的数据和所述主数据执行所述第一ecc编码，以产生所述第二码字；
错误数据产生器，被配置为通过用第三奇偶校验数据替换所述第二码字的第二奇偶校验数据来产生所述第三码字；以及寄存器，被配置为存储第一类型错误模式和第二类型错误模式，并基于选择信号向所述错误数据产生器提供所述第一类型错误模式和所述第二类型错误模式之一。15.根据权利要求14所述的半导体存储器件，其中，所述错误数据产生器被配置为：响应于所述第一码字包括所述第一类型不可纠正错误，通过将所述第一类型错误模式应用于所述第二奇偶校验数据来产生所述第三码字；以及响应于所述第一码字包括所述第二类型不可纠正错误，通过将所述第二类型错误模式应用于所述第二奇偶校验数据来产生所述第三码字。16.根据权利要求15所述的半导体存储器件，其中，所述ecc解码器包括：校正子产生电路，被配置为基于所述第二码字和所述第三码字之一产生校正子；以及解码状态标志产生器，被配置为基于所述校正子产生所述第二错误标志和指示所述主数据包括错误的解码状态标志，其中，所述解码状态标志产生器被配置为：响应于所述校正子与所述第一类型错误模式匹配，产生指示所述第三码字的主数据包括所述第一类型不可纠正错误的解码状态标志；以及响应于所述校正子与所述第二类型错误模式匹配，产生指示所述第三码字的主数据包括所述第二类型不可纠正错误的解码状态标志。17.根据权利要求12所述的半导体存储器件，其中，所述半导体存储器件执行以下操作之一：对所述第二目标页面的读取-修改-写入操作；对所述第二目标页面的擦除操作并且对所述第二目标页面的读取-修改-写入操作；以及在对所述第二目标页面的擦除操作之后执行的对所述第二目标页面的读取操作。18.根据权利要求12所述的半导体存储器件，还包括：缓冲管芯；以及多个存储器管芯，所述多个存储器管芯堆叠在所述缓冲管芯上并且被配置为通过多条硅通孔tsv线传送数据，其中，所述缓冲管芯包括所述链路ecc引擎，以及其中，所述多个存储器管芯中的至少一个包括所述存储单元阵列和所述管芯上ecc引擎。19.根据权利要求12所述的半导体存储器件，还包括：控制逻辑电路，被配置为基于从所述存储器控制器接收的命令和地址来控制所述管芯上ecc引擎。20.一种半导体存储器件，包括：存储单元阵列，包括与多条字线和多条位线耦接的多个易失性存储单元；以及管芯上纠错码ecc引擎，被配置为：
在写入操作中，从存储器控制器接收数据和第一中毒标志，所述第一中毒标志指示所述数据是否为中毒数据；通过对所述数据执行ecc编码，来产生第一奇偶校验数据；通过基于所述第一中毒标志将第一类型错误模式应用于包括所述数据和所述第一奇偶校验数据的第一码字来产生第二码字；以及将所述第二码字提供给所述存储单元阵列的目标页面，其中，所述管芯上ecc引擎还被配置为：在读取操作中，从所述目标页面读取所述第二码字；通过对所述第二码字执行ecc解码来恢复所述数据；基于所述ecc解码的结果，产生第二中毒标志和解码状态标志；以及将所述数据、所述第二中毒标志和所述解码状态标志发送到所述存储器控制器，其中，响应于所述数据与所述中毒数据相对应，所述第二中毒标志被激活，以及其中，响应于所述数据包括不可纠正错误，所述解码状态标志被激活。

技术总结

一种半导体存储器件包括存储单元阵列、链路纠错码(ECC)引擎和管芯上ECC引擎。存储单元阵列包括多个易失性存储单元。链路ECC引擎通过对包括主数据和第一奇偶校验数据的第一码字执行第一ECC解码来提供主数据，并且基于第一ECC解码的结果产生第一错误标志。管芯上ECC引擎通过对主数据执行第一ECC编码来产生第二奇偶校验数据，响应于第一错误标志被去激活，向存储单元阵列的目标页面提供包括主数据和第二奇偶校验数据的第二码字，或者响应于第一错误标志被激活，通过改变第二码字的位中的至少一个位来产生第三码字。少一个位来产生第三码字。少一个位来产生第三码字。