刘春娟;徐晓瑞;杨超山
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铁水预处理【摘 要】在数字电路设计中,电路逻辑功能和性能参数会随着数字逻辑器件的容差、延迟时间的改变而发生变化,甚至会引起不正常的逻辑关系.随着集成度不断提高,这种偏差严重影响电路的成品率,增加了电路设计的复杂性和成本.采用基于OrCAD/Pspice的最坏情况模拟及对器件模糊时间影响的抑制,对半加器逻辑电路参数进行适当修正,降低了输出结果不确定性及脉冲变窄或异常故障.所设计的加法器电路在满足原逻辑功能基础上,在指定的模糊时问变化范围内,电路稳定性得到明显提高,达到增强其鲁棒性的目的.
【期刊名称】行线槽《兰州交通大学学报》
【年(卷),期】2016(035)003
【总页数】4页(P68-71)
【关键词】半加器;鲁棒性;模糊时间
火筒式加热炉【作 者】刘春娟;徐晓瑞;杨超山
【作者单位】兰州交通大学电子与信息工程学院,甘肃兰州730070;兰州交通大学电子与信息工程学院,甘肃兰州730070;兰州交通大学电子与信息工程学院,甘肃兰州730070
【正文语种】中 文
【中图分类】TN432
随着当今社会数字科技的不断发展，数字电路已广泛应用在计算机、通信、娱乐以及航空航天领域.在强大的市场驱动下，以数字电路为基础的电子技术飞速发展，集成度高，规模大，逻辑复杂，丰富的输入输出接口是目前数字电路的普遍特点.而实际生产的电子元器件总存在着一定的容差范围，同时电子产品的特性往往也会因为工作环境( 温度、湿度等)的变化而变化[1].因此根据设计要求选择的电路拓扑结构，在理论计算下也许完全可以正常工作，但在实际应用中未必是可靠的电路.借助软件对数字电路进行鲁棒性设计可以提高数字电路在实际应用中的稳定性[2].鲁棒性设计是数字电路设计中所涉及的重要问题之一.逻辑电路即通过逻辑模拟，又通过最坏情况模拟，说明电路对其内部各元器件的容差有足够宽
的容限，即该电路具有很高的“鲁棒性”.这样设计并组装的电路稳定性高，成品率也将很高[3].
加法器是微处理器中的重要单元，所有的其他基本算术运算，如减法、乘法、除法运算等最终都能归结为加法运算.所以，提高加法器性能具有重要意义[4].OrCAD/Pspice在电路设计与仿真中得到了广泛的应用.但更多的文献针对的是模拟电路的分析与设计，而针对数字电路的鲁棒性设计甚少[5-6].本文针对上述问题以加法器为研究对象，分析了利用软件对数字电路进行鲁棒性设计时所考虑的关键性问题及设计方法，研究使数字电路产生不稳定的主要原因，设计出能改善其稳定性的电路参数.
加法器种类很多，这里仅以半加器为例进行研究.若不考虑低位来的进位，只对两个一位二进制数相加的运算称为半加.根据两个一位二进制数相加的真值表可直接写出半加器的输入输出逻辑函数表达式：
S=A⊕B
,
.
过氧化氢酶活性测定逻辑电路既通过逻辑模拟，又通过最坏情况模拟，说明电路对其内部各元器件的容差及延迟特性有足够宽的容限，即该电路具有很高的“鲁棒性”，这样设计并组装的电路成品率将很高.因此首先调用OrCAD软件对设计的半加器逻辑电路进行功能验证.
调用OrCAD进行半加器逻辑功能验证的具体方法如下[11]：
1)打开OrCAD子软件Capture，根据式(3)与式(4)所表示的逻辑关系，调用7400与非门及7404反相器，并加入时钟激励信号与端口符号即可绘制半加器的逻辑电路，如图1所示.其中A、B为半加器的输入信号，SUM、CARRY为半加器和值与进位输出信号.
2)设置时钟激励信号波形的周期分别为50 ns和100 ns.选择模拟时间为400 ns，进行时域模拟，通过添加踪迹A、B、SUM、CARRY四个信号波形，可得到该半加器的逻辑模拟结果，如图2所示.
3)分析上述时序可知：半加器逻辑功能正确，但当A、B输入信号发生变化的时候，SUM和CARRY总是在经一段延时(约17.8 ns)后发生跳变，这正是数字电路的延时效应.
考虑到对于逻辑器件输出端对输入端信号的反映有一个延迟时间，该时间对于同种器件不同的个体仍存在一个范围，该时间范围即为模糊时间.那么当输入信号在模糊时间内作用时，此时元件值就会偏移，输出信号的时序也将偏移，电路可能无法正常工作，因此必须对其进行最坏情况的分析.
最坏情况逻辑模拟就是考虑到模糊时间，分析其对电路各点信号的影响，确定是否会引起不正常的逻辑关系.利用OrCAD对半加器电路进行逻辑模拟时，逻辑器件延迟时间应设定标称值，即典型值.进行最坏情况分析时，则取各与非门延迟时间的最大和最小值之差为模糊时间的范围.若信号在不同的逻辑器件中传送，各器件的模糊时间将累计.如果输入信号的上升及下降沿均有模糊时间，其输出模糊时间将是输入信号跳变的模糊时间与器件本身的模糊时间之和.针对上述PSpice环境下的半加器电路，若其余模拟参数不变的情况下对Simulation Settings设置，设置Option选项中的Timing Mode时，选中Worst -case 项，然后运行仿真，并添加踪迹A、B、SUM、CARRY四个信号波形，可得到该半加器的最坏情况逻辑模拟结果，如图3所示.
分析图3中曲线可知：在0 ns～400 ns之间的各个模拟时间段内，输入信号时序波形不变的
情况下，不仅SUM和CARRY信号出现了时序模糊的现象，即由0到1的上升状态或从1到0的下降状态，同时在160 ns～200 ns及360 ns～400 ns时间段内SUM输出信号成为不定状态及时序异常状态.因此当A、B输入信号在模糊时间内作用时，电路稳定性变差，已不能正常工作.这正是由于实际的同种与非门器件的容差及延迟特性各有不同造成的，因此不能保证按同一电路设计组装起来的各电路性能相同.
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为了明确引起电路稳定性变差的根源，需要对图2中各个与非门器件的输入输出时序波形作进一步分析.由图3曲线进一步可以得到，器件U1A的输入输出是产生半加器电路输出信号SUM不稳定的主要原因，即：
1)U1A的输出在52 ns～64 ns及252 ns～264 ns时间段内出现了从1到0的下降状态(正常为全1)；
2)U1A的输出在104 ns～122 ns及304 ns～322 ns时间段内出现了从0到1的上升状态(正常为全0)；
3)U1A的输出在155 ns～186 ns及355 ns～386 ns时间段内出现了时序异常.
因此U1A输入信号IN1及IN2上升与下降沿的模糊时间与器件U1A本身模糊时间的累计，使信号上升边与下降边出现交迭而产生异常脉冲，导致输出SUM进入不确定状态.
此外，U3A与非门器件的输入输出及延迟特性则是影响进位信号CARRY出现时序模糊的主要因素.
根据上述分析，U1A器件的输出是整个电路的关键,应避免其出现时序模糊状态，从而消除输出信号的不稳定状态.因此在确保其余电路元器件参数不变的前提下，优化调整U1A的仿真参数，使得U1A的故障延迟时间因子增大为3，同时U3A的故障延迟时间因子设置为1，而其余器件的故障延迟时间因子均取值为0后再做最坏情况下的模拟分析，并将该输出结果与前两种输出波形进行对比，其中A1、B1、SUM1、CARRY1表示半加器在标称值下的逻辑模拟结果，A2、B2、SUM2、CARRY2表示半加器在最坏情况下的逻辑模拟结果，A3、B3、SUM3、CARRY3表示半加器在优化参数后的逻辑模拟结果.
根据图4 中A3、B3、SUM3、CARRY3的输入输出波形可以得到，在0 ns～400 ns模拟时间段内，即使在最坏情况下(模糊时间段内)，半加器逻辑功能仍然正确.对比SUM1、SUM3及CARRY1、CARRY3的波形可以看出，当输入同时为高电平时(150 ns～200 ns与350 ns
～400 ns)，SUM输出信号的延迟时间由原来的24 ns缩短为10 ns，CARRY3的延迟时间由19 ns缩短为7 ns.因此通过对半加器电路参数的优化调整，抑制了与非门器件模糊时间对半加器电路的影响，不仅消除了输出结果不确定性及脉冲变窄或异常故障，而且减小了输出信号的延迟时间，增强了半加器电路的鲁棒性[12].所设计的电路在满足原半加器逻辑功能基础上，在指定的模糊时间变化范围内，电路稳定性得到明显提高.
本文将鲁棒性设计概念引入半加器电路中，采用OrCAD软件中的逻辑模拟及最坏情况分析，对模糊时间下的CMOS半加器电路参数进行了修正，通过模拟仿真可以看出，电路逻辑功能正确并实现了半加器逻辑电路的鲁棒性设计，提高了电路的稳定性.该鲁棒性设计思想可用于数字集成电路的设计中，借助软件，通过对模糊时间影响的抑制，使得电子元器件在一定的容差范围内，电路稳定性得到提高.该方法为分析和设计数字电路时确定元器件参数容差范围提供了一定的科学依据，从而提高数字集成电路的适应能力，降低了开发成本.
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