移动门《电子技术应用》2020年第46卷第9期欢迎网上投稿www.ChinaAET ∗基金项目：国防基础科研计划资助项目(JCKY2018211C001)0引言
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无线传感器网络是将自动控制技术、传感器技术、无线传输技术、数字信号分析处理技术融合于一体的先进
系统，由大量带有传感器并能够进行无线通信的节点通
螺杆并联压缩机组过自组织的方式构成网络，各节点之间相互协作对周围环境进行物理感知，并将处理后的信息返回终端设备[1]。
无线传感器网络的数据传输差错控制一般采用循环冗
余校验(Cyclic Redundancy Check ,CRC)，而循环冗余校验
只能校验出某段信息中出现差错，然后通知发送端重传信息，当传感器网络传输大量数据，并且传输距离较远时，信息差错率明显提升，通信系统的可靠性大大降低。从网络能耗方面分析，无线通信模块发送、接收信息的能耗是无线传感器网络中最大的，重传率的升高必然导致能量消耗加快。文献[2]中提出的利用低密度奇偶校验(Low -Density Parity -Check ,LDPC)码的信道编码技术可以大幅度提升数据的可靠性，从而降低无线传感器的能量消耗，但是LDPC 码并没有达到香农极限，因此无 线传感器传输的可靠性还有进一步提升的可能性。基于FPGA 的低资源极化码SC 译码架构研究与实现∗磁卡门禁机
曹蓉1,2，赵德政2，郭佳2，李家鑫1
(1.华北计算机系统工程研究所，北京100083;2.中电智能科技有限公司，北京100083)摘要：针对无线传感器网络中对资源消耗及成本敏感的应用场景，研究并提出了一种基于FPGA 的低资源极化码连续删除(Successive Cancellation ,SC)译码架构。该译码架构采用同级计算单元串行运算，不同级计算单元并行运算，不同组译码数据并行处理的方式，通过减少计算单元(Processing Element ,PE)个数、复用寄存器存储资源提升硬件资源利用率，复用译码延迟提升吞吐率。通过Xilinx xc7vx330t 综合结果分析，该译码架构在码长为N =128时译码最高时钟频率为220.444MHz ，吞吐率为89.86Mb/s ，与树型SC 译码架构相比，计算单元利用率提升了14.67倍，在主要硬件资源指标查表(Look-Up-Table ,LUT)和触发器(Filp-Flop ,FF)上分别节省了74.22%和62.1%。关键词:FPGA ；极化码；低资源；计算单元;SC 译码架构
中图分类号:TN911文献标识码:A DOI :10.16157/j.issn.0258-7998.200203
中文引用格式：曹蓉，赵德政，郭佳，等.基于FPGA 的低资源极化码SC 译码架构研究与实现[J].电子技术应用,2020,46(9):74-78,84.英文引用格式:Cao Rong ,Zhao Dezheng ,Guo Jia ,et al.Research and
电子仓单交易implementation of low resource polar code SC decoding architecture based on FPGA[J].Application of Electronic Technique ,2020,46(9):74-78,84.
Research and implementation of low resource polar code SC decoding architecture based on FPGA
Cao Rong 1,2,Zhao Dezheng 2,Guo Jia 2,Li Jiaxin 1
(1.National Computer System Engineering Research Institute of China ,Beijing 100083,China ;2.Intelligence Technology of CEC Co.,Ltd.,Beijing 100083,China)
Abstract :In view of the application scenarios are sensitive to resource consumption and cost in wireless sensor networks,this paper studies and proposes a low resource polar code successive cancellation (SC )decoding architecture based on FPGA.The decoding architecture adopts the serial operation of the same level computing units,the parallel operation of different levels of computing units,and the parallel processing of different groups of decoding data.By reducing the number of processing elements(PE),reusing register storage resources,the architecture improves the utilization of hardware resources,and reusing decoding delay improves the through ⁃put.According to the analysis of the comprehensive results of Xilinx xc7vx330t,when the code length is N =128,the architecture ′s highest decoding clock frequency is 220.444MHz,and the throughput is 89.86Mb/s.Co
网络墓地mpared with the tree SC decoding architec ⁃ture,its utilization ratio of computing unit is increased by 14.67times.It saves 74.22%and 62.1%on Look -Up -Table (LUT)and Flip-Flop(FF)of main hardware resource indexes respectively.Key words :FPGA ;polar code ;low resource ;processing elements ;SC decoding algorithm
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